JPH0685625A - 発振器 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧、温度、及び製造バラツキに依存せ
ず、安定な発振周波数を出力することのできる電圧制御
発振器を提供することを目的とする。 【構成】 コンデンサＣ１の電圧が、電圧検出手段４
２，４３により決定される上限と下限との間に保たれる
ように、電源電流手段Ｉｃ，Ｉｄにより充放電を繰り返
して、所定周波数の信号を出力する。この場合、電圧検
出手段４２，４３と同様の特性を有する別の電圧検出手
段６２，６３を設け、電源電流手段Ｉｃ，Ｉｄの電流値
を、電圧検出手段６２，６３のバラツキ等に対応して修
正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は発振器に係わり、特に、
電源電圧変動、温度変動、製造バラツキに対して安定し
た発振周波数が得られることを特徴とする発振器に関す
る。

【０００２】

【従来の技術】コンデンサに対する充電および放電電流
量を入力電圧で制御し、コンデンサの出力電圧をコンパ
レータで検出した結果に従って充電か放電かを決定し三
角波を出力する電圧制御発振器は、従来、図１１に示す
ような構成により実現されていた。

【０００３】図１１を用いてその基本構成を説明する。

【０００４】充電用電流源Ｉ７１及び放電用電流源Ｉ７
２はその電流値が入力電圧Ｖｃによって制御される。コ
ンデンサＣ７１は充電及び放電電流を積分して出力電圧
７１を生成する。

【０００５】Ｖ７１、Ｖ７２、及びＶ７３はインバータ
ゲートである。インバータゲートＶ７２のスレショルド
電圧は高く、インバータゲートＶ７１のスレショルド電
圧は低くなっている。

【０００６】ナンドゲートＮ７１及びナンドゲートＮ７
２は、Ｓ−Ｒラッチを構成している。そしてスイッチＳ
７１およびスイッチＳ７２は、ナンドゲートＮ７１の出
力信号７４に応じて、ＯＮ−ＯＦＦする構成となってい
る。

【０００７】次に、図１２を用いて動作を説明する。

【０００８】今、ナンドゲートＮ７１の出力信号７４が
ハイレベルでスイッチＳ７１がＯＮ、スイッチＳ７２が
ＯＦＦの状態だとする。

【０００９】この状態では、コンデンサＣ７１は、充電
用電流源Ｉ７１の出力電流により充電され、その出力電
圧７１は上昇する。出力電圧７１がインバータゲートＶ
７２のスレショルド電圧に到達すると、インバータゲー
トＶ７２の出力信号７２はローレベルになる。すると、
ナンドゲートＮ７２の出力はハイレベルに、ナンドゲー
トＮ７１の出力信号７４はローレベルになる。その結
果、スイッチＳ７１はＯＦＦに、また、スイッチＳ７２
はＯＮに切り替わる。すると、今度は、逆に、コンデン
サＣ７１に蓄えられた電荷が放電電流源Ｉ７２を通じて
放電され、その出力電圧７１は低下しはじめる。

【００１０】出力電圧７１が、インバータゲートＶ７１
のスレショルド電圧にまで低下すると、インバータゲー
トＶ７３の出力信号７３はローレベルになる。すると、
ナンドゲートＮ７１の出力信号７４はハイレベルにな
り、ナンドゲートＮ７２の出力はローレベルになる。そ
の結果、再び、スイッチＳ７１はＯＮに、また、スイッ
チＳ７２はＯＦＦになる。すると、再び、コンデンサＣ
７１は充電用電流源Ｉ７１により充電され、出力電圧７
１は上昇する。

【００１１】以上のような動作を繰り返すことにより、
コンデンサＣ７１の出力電圧７１は、インバ−タゲ−ト
Ｖ７２のスレショルド電圧と、インバ−タゲ−トのＶ７
１スレショルド電圧と、の間を変化する。すなわち、回
路は発振動作を行い、コンデンサＣ７１の出力電圧波形
は三角波となる。

【００１２】なお、この三角波はインバータ等のコンパ
レータを通すことにより矩形波にもなる。この方式の電
圧制御発振器では、出力信号周波数ｆｏは次のように表
される。

【００１３】

【数１】

【００１４】なお、該数１中において、Ｉｃは電流源Ｉ
７１及びＩ７２の電流値、△ＶはインバータゲートＶ７
１及びインバータゲートＶ７２のスレショルド電圧差で
ある。

【００１５】

【発明が解決しようとする課題】上記従来技術では、イ
ンバータゲートＶ７１及びＶ７２のスレショルド電圧差
△Ｖと、コンデンサＣ７１への充・放電電流値Ｉｃとの
相関に考慮がなされていなかった。そのため、製造バラ
ツキ、電源電圧変動、温度変動により、スレショルド電
圧差△Ｖ、充・放電電流値Ｉｃが変動した場合、安定し
た出力信号周波数ｆｏが得られないという問題があっ
た。

【００１６】本発明の目的は、上記従来技術の問題点を
克服し、半導体の製造バラツキ、電源電圧変動、温度変
動、等に依存せず、安定した出力周波数が得られる電圧
制御発振器を提供することにある。

【００１７】

【課題を解決するための手段】本発明は上記目的を達成
するためになされたもので、その一態様としては、電流
を積分する容量と、第１の基準電圧（ＶＨ）と、該第１
の基準電圧よりも低い第２の基準電圧（ＶＬ）とを有す
る基準電圧手段と、前記容量の積分出力電圧（Ｖ）と、
これら第１および第２の基準電圧との大小関係を比較す
る比較器と、上記比較器による比較の結果に基づいて、
その大小関係が、 Ｖ＜ＶＨ の状態から、 Ｖ≧ＶＨ
の状態に変化したことを検知すると上記容量を所定値
の電流で放電させ、また、 ＶＬ＜Ｖ の状態から、
ＶＬ≧Ｖ の状態に変化したことを検知すると上記容量
を所定値の電流で充電する電流電源手段と、を含んで構
成される発振器において、上記電流電源手段は、その電
流値を調節可能なものであり、上記第１の基準電圧と上
記第２の基準電圧との差電圧に応じて、上記電流電源手
段による上記充電の電流値および放電の電流値を変更す
る修正手段を有すること、を特徴とする発振器が提供さ
れる。

【００１８】上記修正手段は、上記差電圧を発生する差
電圧発生手段と、上記差電圧発生手段の発生する差電圧
に応じて上記電流電源手段の上記電流値を変更する制御
手段と、を含んで構成されてもよい。

【００１９】上記修正手段は、上記基準電圧発生手段と
同じ基準電圧を有する第２の基準電圧発生手段を含み、
上記差電圧発生手段は、該第２の基準電圧発生手段の有
する第１の基準電圧と第２の基準電圧との差を上記差電
圧として出力するものであってもよい。

【００２０】この場合、上記基準電圧発生手段と、上記
第２の基準電圧発生手段とは、その内部においては同一
の回路構成を有することが好ましい。さらには、上記基
準電圧発生手段と、上記第２の基準電圧発生手段とは、
同一の基板上に形成されていることが好ましい。

【００２１】また、上記第２の基準電圧発生手段は、Ｃ
ＭＯＳインバ−タ回路を含んで構成されていることが好
ましい。この場合、上記第２の基準電圧発生手段は、上
記ＣＭＯＳインバ−タ回路を各基準電圧毎に有してお
り、各々のＣＭＯＳインバ−タ回路はその出力端子と入
力端子とが短絡されていることが好ましい。

【００２２】

【作用】比較器は、容量の積分出力電圧（Ｖ）と、これ
ら第１および第２の基準電圧との大小関係を比較する。
電流電源手段は、その結果に基づいて、以下のような充
放電動作を動作を行なう。

【００２３】Ｖ＜ＶＨ の状態から、 Ｖ≧ＶＨ の状
態に変化した時には、所定値の電流で上記容量の放電を
開始する。

【００２４】ＶＬ＜Ｖ の状態から、 ＶＬ≧Ｖ の状
態に変化した時には、所定値の電流で上記容量を充電す
る。

【００２５】これにより、容量の積分電圧は、上記第１
の基準電圧と第２の基準電圧との間で周期性をもって変
化する。すなわち、所定の周波数の信号を発振する。

【００２６】このような発振動作が行なわれている状態
において、以下のような修正制御をこれと並行して行な
う。

【００２７】この場合、第２の基準電圧発生手段は、第
１の基準電圧発生手段と同一基板上において一括して作
成されたものであるため、これら第１および第２の基準
電圧は、第１の基準電圧発生手段が発生しているものと
ほぼ一致している。また、ＣＭＯＳインバ−タ回路を含
んで構成されているため、入出力端子を短絡させること
により、基準電圧を正確に発生させることができる。

【００２８】差電圧発生手段は、該第２の基準電圧発生
手段の有する第１の基準電圧と第２の基準電圧との差を
上記差電圧として出力する。すると、制御手段は該差電
圧に従って電流電源手段の制御値を変更する。これによ
り、発振器の発振動作中であっても、その発振動作を妨
げることなく、温度変動、製造のバラツキ、電源電圧の
変動に対応した、修正制御を行なうことができる。

【００２９】

【実施例】本発明の一実施例を図面を用いて説明する。

【００３０】本実施例の電圧制御発振器は、図１に示す
とおり、電圧電流変換回路８、電流源Ｉｃ及びＩｄ、電
流スイッチＳ１、コンデンサＣ１、コンパレータ２、Ｖ
Ｈ検出回路４２，６２、ＶＬ検出回路４３，６３、Ｓ−
Ｒラッチ４、差電圧生成回路６、で構成される。

【００３１】コンデンサＣ１は電流源Ｉｃ及びＩｄの出
力電流を積分して積分電圧１１を生成するものである。

【００３２】ＶＨ検出回路４２は、コンデンサＣ１の積
分電圧１１がハイレベルスレショルド電圧ＶＨを超えた
かどうかを検出する。越えた場合には、ハイレベル検出
信号１３を出力する。一方、ＶＬ検出回路４３は、積分
電圧１１がローレベルスレショルド電圧ＶＬを超えたか
どうかを検出し、越えている場合には、ローレベル検出
信号１４を出力するものである。

【００３３】コンパレータ２も、積分電圧１１がコンパ
レータ２自身がもつ基準電圧ＶＴを超えたかどうかを検
出し、その検出結果を矩形波で出力するものである。な
お、特許請求の範囲においていう”比較器”は、該コン
パレ−タ２ではなく、ＶＨ検出回路４２、ＶＬ検出回路
４３の内部において実現されるものである。

【００３４】Ｓ−Ｒラッチ４は、ＶＨ検出回路４２の出
力するハイレベル検出信号１３と、ＶＬ検出回路４３の
出力するローレベル検出信号１４とに従って、スイッチ
Ｓ１のオンオフを行う。なお、特許請求の範囲において
いう”電流電源手段”とは、電流源Ｉc，Ｉdのみなら
ず、これらＳ−Ｒラッチ４、スイッチＳ１をも含めた概
念である。

【００３５】本実施例の発振器は、ＶＨ検出回路４２お
よびＶＬ検出回路４３のスレショルド電圧（注：後述す
るとおり、実際にはこれらに相当するＶＨ検出回路６２
およびＶＬ検出回路６３のスレショルド電圧）に応じ
て、電流源Ｉｃおよび電流源Ｉｄを制御する出力制御電
流Ｉoの修正を行なっている点に特徴を有するものであ
る。これ以降においては、この点についての構成を説明
する。

【００３６】ＶＨ検出回路６２およびＶＬ検出回路６３
は、ＶＨ検出回路４２のスレショルド電圧ＶＨと、ＶＬ
検出回路４３のスレショルド電圧ＶＬとに対応するスレ
ショルド電圧を発生させるためのものである。原理的に
は、ＶＨ検出回路４２およびＶＬ検出回路４３から直接
該スレショルド電圧を取りだすことが好ましい。しか
し、該発振器の動作中にスレショルド電圧を取り出すの
は困難であるため、本実施例においては、これらと同一
の構成を有するＶＨ検出回路６２およびＶＬ検出回路６
３を設け、そのスレショルド電圧をもって両者の代わり
としている。

【００３７】本実施例においては、ＶＨ検出回路６２の
入出力を短絡することにより、該スレショルド電圧を正
確に生成している。ＶＨ検出回路６２とＶＨ検出回路４
２とは、別々に構成された回路であるため、両者のスレ
ショルド電圧は、完全に一致するものではない。しか
し、本実施例においては、ＶＨ検出回路６２とＶＨ検出
回路４２とを、同一の基板上において一括して形成する
ことにより、両者のスレショルド電圧をほぼ一致させて
いる。すなわち、ＶＨ検出回路６２とＶＨ検出回路４２
とは、同時に形成されるため、製造条件のずれ等は、両
者にほぼ同様に作用する。従って、少なくとも、同一の
発振器に含まれているＶＨ検出回路６２とＶＨ検出回路
４２との間では、スレショルド電圧はほぼ一致したもの
とすることができる。ＶＬ検出回路４３とＶＬ検出回路
６３とについても、同様にして、そのスレショルト電圧
を一致させている。なお、ＶＨ検出回路６２およびＶＬ
検出回路６３の具体的な回路構成は、後ほど図２を用い
て説明する。

【００３８】差電圧生成回路６は、ＶＨ検出回路６２の
生成したハイレベルスレショルド電圧ＶＨと、ＶＬ検出
回路６３の生成したローレベルスレショルド電圧ＶＬの
差電圧ＶＤを検出し、その比例倍の電圧ＶＤＧ（以
下、”比例倍電圧ＶＤＧ”という）を生成出力する機能
を有する。なお、該差電圧生成回路６の具体的な回路構
成は、後ほど図６、図７を用いて説明する。

【００３９】電圧電流変換回路８は、特許請求の範囲に
おいて言う”制御手段”である。該電圧電流変換回路８
は、この比例倍電圧ＶＤＧを基準にして、入力制御電圧
ＶＩＮを出力制御電流Ｉｏに変換し、電流源Ｉｃ及びＩ
ｄに出力する。なお、入力制御電圧ＶＩＮは、この図に
は示していない回路により入力されるものであり、該発
振器に出力させたい信号の周波数に対応したものであ
る。なお、この実施例においては、電圧、すなわち、入
力制御電圧に応じて発振周波数を変更するものである
が、電圧電流変換回路８に代わって、電流電流変換回路
を採用すれば、入力制御電流に応じて発振周波数を変更
することも当然可能である。該電圧電流変換回路８の具
体的な回路構成については、後ほど図８、図９を用いて
説明する。

【００４０】電流源Ｉｃ及びＩｄは、出力制御電流Ｉｏ
に従ってその電流値を変化させるものである。本実施例
においては電流値ＩｃとＩｄの比が１対２の場合につい
て説明するが、もちろん他の比率でもよい。

【００４１】ＶＨ検出回路４２，６２、ＶＬ検出回路４
３，６３、コンパレータ２の内部構成を図２を用いて説
明する。

【００４２】図２（ａ）はＶＬ検出回路４３，６３の回
路構成を示すものである。本実施例のＶＬ検出回路４
３，６３は、ＣＭＯＳインバ−タを２段接続して構成さ
れている。一つは、ＰＭＯＳトランジスタＭ１、ＮＭＯ
ＳトランジスタＭ５、Ｍ９構成されるＣＭＯＳインバ−
タである。他は、ＰＭＯＳトランジスタＭ２とＮＭＯＳ
トランジスタＭ６で構成されるＣＭＯＳインバ−タであ
る。このように本実施例では、ＣＭＯＳインバ−タを採
用した構成としたことにより、その入出力を短絡して
も、素子が破壊されるおそれはない。

【００４３】図２（ｂ）はコンパレータ２の回路構成を
示すものである。コンパレータ２は、ＰＭＯＳトランジ
スタＭ３とＮＭＯＳトランジスタＭ７で構成されるＣＭ
ＯＳインバ−タで構成される。

【００４４】図２（ｃ）はＶＨ検出回路４２，６２の回
路構成を示したものである。ＶＬ検出回路４２，６２
は、ＰＭＯＳトランジスタＭ４及びＭ１０とＮＭＯＳト
ランジスタＭ８で構成されるＣＭＯＳインバ−タで構成
される。このように本実施例では、ＣＭＯＳインバ−タ
を採用した構成としたことにより、その入出力を短絡し
ても、素子が破壊されるおそれはない。

【００４５】ここでは、トランジスタＭ１とＭ５のサイ
ズ比と、トランジスタＭ３とＭ７のサイズ比と、トラン
ジスタＭ４とＭ８のサイズ比と、を等しくしている。さ
らに、トランジスタＭ９とトランジスタＭ１０とを設け
て、ＶＬ検出回路４３，６３と、コンパレータ回路２
と、ＶＨ検出回路４２，６２との、それぞれのスレショ
ルド電圧ＶＬ、ＶＴ、ＶＨの大小関係を、ＶＬ＜ＶＴ＜
ＶＨとしている（図３参照）。なお、図３はＶＬ検出回
路４３，６３、コンパレータ回路２、ＶＨ検出回路４
２，６２の入出力特性を示すグラフである。横軸は入力
電圧である積分電圧１１、縦軸はそれぞれの出力電圧で
ある。

【００４６】次に、Ｓ−Ｒラッチ４の内部構成を図４を
用いて説明する。該Ｓ−Ｒラッチ４は、ＮＡＮＤゲ−ト
２つで構成される公知のものである。入力はハイレベル
検出信号１３及びローレベル検出信号１４であり、出力
はスイッチ制御信号１５である。

【００４７】次に、本実施例の発振器の発振動作を、図
５を用いて説明する。ただし、ここでは、本実施例の特
徴である、差電圧生成回路６、電圧電流変換回路８等に
よる修正制御は考えず、出力制御電流Ｉoは一定である
とする。なお、出力制御電流Ｉoの修正制御は、後ほど
改めて詳細に説明する。

【００４８】今スイッチＳ１が開いているとするとコン
デンサＣ１へは電流源Ｉｃから電流Ｉｃが流れ込み、コ
ンデンサ積分電圧１１は増加する。そしてハイレベルス
レショルド電圧ＶＨに達するとＶＨ検出の出力信号であ
るハイレベル検出信号１３は”Ｌ”になり、Ｓ−Ｒラッ
チ４の出力であるスイッチ制御信号１５は”Ｈ”とな
る。これによりスイッチＳ１が閉じられ、コンデンサＣ
１から電流源ＩｄとＩｃの差分電流（Ｉｄ−Ｉｃ）が引
き出される。ここで電流源Ｉｄの電流値を電流源Ｉｃの
電流値の２倍に設定しておけば、電流値Ｉｃの電流がコ
ンデンサＣ１から引き出される。

【００４９】コンデンサＣ１の積分電圧１１が減少し、
ローレベルスレショルド電圧ＶＬに達するとＶＬ検出の
出力信号であるローレベル検出信号１４が”Ｌ”にな
り、スイッチ制御信号１５は”Ｌ”になる。これによ
り、スイッチＳ１が開き、コンデンサＣ１へ再び電流源
Ｉｃから電流Ｉｃが流れ込む。

【００５０】以上の動作を繰り返すことにより、発振動
作を行う。なお、積分電圧１１の波形は三角波である
が、コンパレータ２を使用することにより、矩形波の発
振出力信号１２を得ることもできる。この時の発振周波
数ｆｏは次式で表される。

【００５１】

【数２】

【００５２】ここで、電圧ＶＤはハイレベルスレショル
ド電圧ＶＨとローレベルスレショルド電圧ＶＬとの差電
圧である。

【００５３】続いて、本実施例の特徴である、出力制御
電流Ｉｏの修正制御動作について説明する。

【００５４】ＶＨ検出回路６２は、入出力を短絡されて
いるためハイレベルスレショルド電圧ＶＨを生成する。
ＶＬ検出回路６３も、同様にして、ローレベルスレショ
ルド電圧ＶＬを発生している。そして、この２つの電圧
は差電圧生成回路６へ入力される。

【００５５】すると、差電圧生成回路６は、両電圧の差
（差電圧ＶＤ）に応じた比例倍電圧ＶＤＧを生成し電圧
電流変換回路８に出力する。電圧電流変換回路８は該比
例倍電圧ＶＤＧに応じて出力制御電流Ｉoを修正した上
で、電流源Ｉｃ及びＩｄに出力しこれらを制御する。例
えば、温度の変動あるいは製造のバラツキにより差電圧
ＶＤが大きくなっている場合には、コンデンサＣ１への
充電／放電電流を大きくするように修正する。これによ
り、差電圧の変動分を打消して一定の周波数を保つこと
ができる。また、電源電圧ＶＣＣの変動により差電圧が
変化した場合も同様に出力制御電流Ｉoが変化し、発振
周波数は一定に保たれる。

【００５６】最後に各部の詳細な回路構成を説明する。

【００５７】差電圧生成回路６の一例を図６に示す。差
電圧生成回路６はＰＮＰトランジスタＱ１３及びＱ１
４、ＮＰＮトランジスタＱ１１及びＱ１２、抵抗Ｒ１１
及びＲ１２、電流源Ｉ１１及びＩ１２、で構成される。
抵抗Ｒ１１にながれる電流は（ＶＨ−ＶＬ）／Ｒ１１で
あるため、電流源Ｉ１１及びＩ１２の電流値を等しくし
ておくと抵抗Ｒ１２に流れる電流は２（ＶＨ−ＶＬ）／
Ｒ１１となる。よって出力電圧ＶＤＧは２（ＶＨ−Ｖ
Ｌ）Ｒ１２／Ｒ１１となり、差電圧（ＶＨ−ＶＬ）に比
例する。

【００５８】差電圧生成回路６の別の例を図７に示す。
この例はＰＮＰトランジスタＱ２３及びＱ２４、ＮＰＮ
トランジスタＱ２１及びＱ２２、オペアンプＯＰ２１及
びＯＰ２２、抵抗Ｒ２１、Ｒ２２、Ｒ２３、で構成され
る。ハイレベルスレショルド電圧ＶＨはオペアンプＯＰ
２１へ入力され、抵抗Ｒ２１に印加される。ローレベル
スレショルド電圧ＶＬはオペアンプＯＰ２２へ入力さ
れ、抵抗Ｒ２２に印加される。ここで抵抗Ｒ２１とＲ２
２の値を等しくしておけば、抵抗Ｒ２３に流れる電流は
（ＶＨ−ＶＬ）／Ｒ２１、出力電圧ＶＤＧは（ＶＨ−Ｖ
Ｌ）Ｒ２３／Ｒ２１となり、差電圧（ＶＨ−ＶＬ）に比
例する。よって図６及び図７いずれの場合も出力電圧Ｖ
ＤＧは比例定数ｋ１を用いて数３のように表される。

【００５９】

【数３】

【００６０】次に電圧電流変換回路８の一例を図８を用
いて説明する。ＰＮＰトランジスタＱ３２、Ｑ３３、Ｑ
４０、Ｑ４１、ＮＰＮトランジスタＱ３１、Ｑ３４、Ｑ
３５、Ｑ３６、Ｑ３７、Ｑ３８、Ｑ３９、オペアンプＯ
Ｐ３１、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ３
５、Ｒ３６、バイアス電圧ＶＢ、で構成される。差電圧
生成回路６から入力される差電圧ＶＤＧがオペアンプＯ
Ｐ３１に入力され、抵抗Ｒ３１に印加される。ここで生
成された電流はＰＮＰトランジスタＱ３２、Ｑ３３で構
成されるカレントミラー回路で折り返され、ＮＰＮトラ
ンジスタＱ３４、Ｑ３５、Ｑ３６、Ｑ３７、で構成され
るカレントミラー回路で再び折り返される。いま簡単の
ため、ＰＮＰトランジスタＱ３２、Ｑ３３が同一サイ
ズ、ＮＰＮトランジスタＱ３４、Ｑ３５、Ｑ３６、Ｑ３
７、が同一サイズ、抵抗Ｒ３２、Ｒ３３、Ｒ３４、Ｒ３
５、が同一の抵抗値、とするとトランジスタＱ３５、Ｑ
３６、Ｑ３７、に流れるコレクタ電流はＶＤＧ／Ｒ３１
で表される。そして差動増幅器を構成するＱ３８、Ｑ３
９、Ｒ３６に入力制御電圧ＶＩＮ及びバイアス電圧ＶＢ
を入力する。抵抗Ｒ３６に流れる電流は（ＶＩＮ−Ｖ
Ｂ）／Ｒ３６で表され、出力制御電流ＩｏはＩｏ＝ＶＤ
Ｇ／Ｒ３１＋２（ＶＩＮ−ＶＢ）／Ｒ３６で表される。
電流源Ｉｃの電流値Ｉｃを出力制御電流Ｉｏのｋ２倍に
設定すればＩｃ＝ｋ２×Ｉｏとなる。センタ周波数はＶ
ＩＮ＝ＶＢの時であり、この時Ｉｃ＝ｋ２×ＶＤＧ／Ｒ
３１となる。よってセンタ周波数ｆｏcは次式で表され
る。

【００６１】

【数４】

【００６２】該数４からわかるように、センタ周波数ｆ
ｏcは、ハイレベルスレショルド電圧ＶＨ及びローレベ
ルスレショルド電圧ＶＬに依存しない。

【００６３】図９に電圧電流変換回路８の別の例を示
す。この例では電圧電流変換回路８は、ＰＮＰトランジ
スタＱ５２、Ｑ５３、Ｑ５９、Ｑ６０、ＮＰＮトランジ
スタＱ５１、Ｑ５４、Ｑ５５、Ｑ５６、Ｑ５７、Ｑ５
８、オペアンプＯＰ５１、抵抗Ｒ５１、Ｒ５２、Ｒ５
３、Ｒ５４、バイアス電圧ＶＢ、で構成される。図８と
同様に差電圧生成回路６から入力される電圧ＶＤＧがオ
ペアンプＯＰ５１に入力され、抵抗Ｒ５１に印加され
る。ここで生成された電流はＰＮＰトランジスタＱ５
２、Ｑ５３で構成されるカレントミラー回路で折り返さ
れ、ＮＰＮトランジスタＱ５４、Ｑ５５、Ｑ５６、で構
成されるカレントミラー回路で再び折り返される。いま
簡単のため、ＰＮＰトランジスタＱ５２、Ｑ５３が同一
サイズ、ＮＰＮトランジスタＱ５４、Ｑ５５、Ｑ５６、
が同一サイズ、抵抗Ｒ５２、Ｒ５３、Ｒ５４、が同一の
抵抗値、とするとトランジスタＱ５５、Ｑ５６、に流れ
るコレクタ電流はＶＤＧ／Ｒ５１で表される。そして差
動増幅器を構成するＱ５７、Ｑ５８、に入力制御電圧Ｖ
ＩＮ及びバイアス電圧ＶＢを入力する。このとき出力制
御電流ＩｏはＩｏ＝ＶＤＧ／Ｒ５１（１＋ｑ（ＶＩＮ−
ＶＢ）／ｋ×Ｔ）で表される。ここで、ｑは電子の電荷
量、ｋはボルツマン定数、Ｔは絶対温度、である。電流
源Ｉｃの電流値Ｉｃを出力制御電流Ｉｏのｋ２倍に設定
すればＩｃ＝ｋ２×Ｉｏとなる。よって電圧制御発振器
の出力発振周波数ｆｏは次式で表され、

【００６４】

【数５】

【００６５】該数５からわかるように発振周波数ｆｏ
は、ハイレベルスレショルド電圧ＶＨ及びローレベルス
レショルド電圧ＶＬに依存せず、図１０に示す特性を持
つ。そして、入力差電圧ＶＩＮ−ＶＢがゼロの時のセン
タ周波数は，ｋ１×ｋ２／（２×Ｒ３１×Ｃ１）、もし
くは、ｋ１×ｋ２／（２×Ｒ５１×Ｃ１）となる。

【００６６】以上説明してきたとおり、ＶＨ検出回路４
２およびＶＬ検出回路４３の製造上のバラツキに起因す
る、発振周波数の誤差を小さくすることができる。ま
た、温度の変動、電源電圧の変動に伴ってハイレベルス
レショルド電圧、ロ−レベルスレショルド電圧が変動し
ても、発振周波数は変動することがない。

【００６７】なお、上記実施例の説明において上げた各
部の構成は、本発明の単なる一例であり、同様の制御を
行なうことができれば他の回路構成をとってもよい。

【００６８】

【発明の効果】本発明によれば、半導体の製造バラツ
キ、電源電圧変動、温度変動により、ハイレベルシュレ
ショルド電圧及びローレベルスレショルド電圧が変動し
ても、電圧制御発振器の発振周波数は変動すること無
く、安定した周波数が得られる。

【図面の簡単な説明】

【図１】発振器の全体構成を示すブロック図である。

【図２】ＶＬ検出回路４２，６２、コンパレ−タ２、Ｖ
Ｈ検出回路４３，６３の内部構成を示す回路図である。

【図３】ＶＬ検出回路４２，６２、コンパレ−タ２、Ｖ
Ｈ検出回路４，６３の特性を示すグラフである。

【図４】Ｓ−Ｒラッチ４の内部構成を示す回路図であ
る。

【図５】電圧制御発振器の動作を示す説明図である。

【図６】差電圧生成回路６の一例を示す回路図である。

【図７】差電圧生成回路６の別の例を示す回路図であ
る。

【図８】電圧電流変換回路８の一例を示す回路図であ
る。

【図９】電圧電流変換回路８の別の例を示す回路図であ
る。

【図１０】電圧制御発振器の入出力特性を示すグラフで
ある。

【図１１】従来の電圧制御発振器の構成を示す回路図で
ある。

【図１２】従来の電圧制御発振器の動作を示す説明図で
ある。

【符号の説明】

ＶＨ ：ハイレベルスレショルド電圧 ＶＬ ：ロ−レベルスレショルド電圧 ＶＤ ：ハイレベルスレショルド電圧とロ−レベルス
レショルド電圧の差電圧 Ｖｉｎ ：入力制御電圧 Ｉｏ ：出力制御電流 ｆｏ ：出力信号周波数 Ｉｃ ：充電電流 Ｉｄ ：放電電流 Ｔｄ ：遅延時間 ２ ：コンパレ−タ ４ ：Ｓ−Ｒラッチ ６ ：差電圧生成回路 ８ ：電圧電流変換回路 １１ ：積分電圧 １２ ：出力信号 １３ ：ハイレベル検出信号 １４ ：ローレベル検出信号 １５ ：スイッチ制御信号 ４２ ：ＶH検出回路 ４３ ：ＶL検出回路 ６２ ：ＶH検出回路 ６３ ：ＶL検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 健一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 平野 章彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 木村 博 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 浦上 憲 東京都千代田区神田駿河台四丁目６番地 株式会社日立製作所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】電流を積分する容量と、 第１の基準電圧（ＶＨ）と、該第１の基準電圧よりも低
   い第２の基準電圧（ＶＬ）とを有する基準電圧手段と、 前記容量の積分出力電圧（Ｖ）と、これら第１および第
   ２の基準電圧との大小関係を比較する比較器と、 上記比較器による比較の結果に基づいて、その大小関係
   が、 Ｖ＜ＶＨ の状態から、 Ｖ≧ＶＨ の状態に変化したことを検知すると上記容量を所定値の
   電流で放電させ、 また、 ＶＬ＜Ｖ の状態から、 ＶＬ≧Ｖ の状態に変化したことを検知すると上記容量を所定値の
   電流で充電する電流電源手段と、 を含んで構成される発振器において、 上記電流電源手段は、その電流値を調節可能なものであ
   り、 上記第１の基準電圧と上記第２の基準電圧との差電圧に
   応じて、上記電流電源手段による上記充電の電流値およ
   び放電の電流値を変更する修正手段を有すること、 を特徴とする発振器。
2. 【請求項２】上記修正手段は、 上記差電圧を発生する差電圧発生手段と、 上記差電圧発生手段の発生する差電圧に応じて上記電流
   電源手段の上記電流値を変更する制御手段と、 を含んで構成されることを特徴とする請求項１記載の発
   振器。
3. 【請求項３】上記修正手段は、上記基準電圧発生手段と
   同じ基準電圧を有する第２の基準電圧発生手段を含み、 上記差電圧発生手段は、該第２の基準電圧発生手段の有
   する第１の基準電圧と第２の基準電圧との差を上記差電
   圧として出力するものであること、 を特徴とする請求項２記載の発振器。
4. 【請求項４】上記基準電圧発生手段と、上記第２の基準
   電圧発生手段とは、その内部においては同一の回路構成
   を有することを特徴とする請求項３記載の発振器。
5. 【請求項５】上記基準電圧発生手段と、上記第２の基準
   電圧発生手段とは、同一の基板上に形成されていること
   を特徴とする請求項４記載の発振器。
6. 【請求項６】上記第２の基準電圧発生手段は、ＣＭＯＳ
   インバ−タ回路を含んで構成されていることを特徴とす
   る請求項３記載の発振器。
7. 【請求項７】上記第２の基準電圧発生手段は、上記ＣＭ
   ＯＳインバ−タ回路を各基準電圧毎に有しており、各々
   のＣＭＯＳインバ−タ回路はその出力端子と入力端子と
   が短絡されていること、 を特徴とする請求項６記載の発振器。