JPH0685427A

JPH0685427A - 半導体パッケージ搭載基板

Info

Publication number: JPH0685427A
Application number: JP23606592A
Authority: JP
Inventors: Akihiro Demura; 彰浩出村; Shinji Takahashi; 伸治高橋
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1992-09-03
Filing date: 1992-09-03
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】放熱性に優れると共に、基板における導体回
路の配線の自由度を損なうことがない半導体パッケージ
搭載基板を提供すること。【構成】半導体パッケージ２はその中央部にＥＰＲＯ
Ｍ２ａを備え、かつその下部に放熱板２ｅを有する。基
板３両面において放熱板２ｅに対応する位置に、一対の
ベタパターン３ｂ，３ｃを形成する。基板上面のベタパ
ターン３ｂに放熱板２ｅを密接して配置する。両ベタパ
ターン３ｂ，３ｃを複数のめっきスルーホール３ｄを介
して接続する。この構成にすると、放熱板２ｅを備える
半導体パッケージ２を基板３にフェイスアップで実装す
ることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＱＦＰやＰＧＡ等の半
導体パッケージを基板上に実装した半導体パッケージ搭
載基板に係り、特に半導体パッケージより発生する熱を
適切に放散し得る半導体パッケージ搭載基板に関するも
のである。

【０００２】

【従来の技術】この種の従来装置１３，１７が図６及び
図７に例示されている。図６に示す装置１３は、配線パ
ターンを備える基板１０と、放熱板１２を有するＱＦＰ
（クアッドフラットパッケージ）タイプの半導体パッケ
ージ１１とによって構成されている。また、前記ＱＦＰ
タイプの半導体パッケージ１１は、通常放熱板１２が外
側（図６の上側）になるように、基板１０に対して、い
わゆるフェイスダウンで実装される。

【０００３】また、図７に示すように、基板１５とＰＧ
Ａ（ピングリッドアレイ）タイプの半導体パッケージ１
６とからなる装置１７についても、前者と同じく、半導
体パッケージ１６は基板１５に対してフェイスダウンで
実装される。

【０００４】そして、これらの装置１３，１７に、より
高い放熱性が要求されるような場合には、例えば放熱板
１２の外表面に放熱フィンＨ（図６，図７の二点鎖線）
を装着するという方法が採られている。

【０００５】

【発明が解決しようとする課題】ところが、フェイスダ
ウン実装型の半導体パッケージ搭載基板１３，１７に
は、次に述べるような欠点があった。

【０００６】先ず第一の欠点としては、半導体パッケー
ジ１１，１６に内蔵された半導体１８がＥＰＲＯＭであ
る場合、半導体パッケージ１１，１６に放熱板等の放熱
手段を設置し難くなるということである。つまり、この
種の半導体１８は紫外線によって記憶情報を消去すると
いう性質のものであり、よって半導体１８の回路形成面
を外表面側に、即ち基板１０，１５とは反対側に向けて
おかざるを得ないからである。故に、前記タイプの半導
体パッケージ１１，１６の構成では、半導体１８等が発
生した熱を確実に放散することができなかった。

【０００７】また、第二の欠点としては、放熱板１２の
外表面に放熱フィンＨを装着した構成にすると、部品の
高さが非常に高くなったり、基板１０，１５の表面と裏
面とで部品の高さが非対称になるという点である。そし
て、このような装置１３，１７をキャビネットに組み込
んだ場合、そうでないものを組み込んだ場合に比べて、
キャビネット内部における空気の対流が悪くなってしま
う。従って、当初より期待されていた放熱能力を充分に
発揮することができず、やはり有効な熱の放散が図られ
なくなる。

【０００８】これらの欠点を解消し得るものとしては、
例えば、図８のような構成の半導体パッケージ搭載基板
２０が考えられる。この装置２０の特徴は、基板２１に
放熱フィンＨを収納し得る貫通孔２２を透設し、かつ前
記基板２１に半導体パッケージ１６をフェイスアップで
実装することにある。

【０００９】しかしながら、基板２１に大きな貫通孔２
２を形成すると、その面積分だけ基板２１にデッドスペ
ースができてしまうことになる。その結果、基板２１に
おける導体回路の配線の自由度が著しく損なわれ、高密
度配線を達成することが極めて困難になる。

【００１０】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、半導体パッケージをフェイスアッ
プで実装できると共に、放熱性に優れ、かつ基板におけ
る導体回路の配線の自由度を損なうことがない半導体パ
ッケージ搭載基板を提供することにある。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、放熱板を下面に有する半導体パッケ
ージと、その半導体パッケージを実装するための基板と
からなり、その基板両面において前記放熱板に対応する
位置に平面状の導体層をそれぞれ形成し、放熱板と基板
上面の導体層とを接続すると共に、スルーホールを介し
て両導体層同士を接続している。

【００１２】

【作用】この構成によると、半導体の発生する熱は、放
熱板、基板上面の導体層及びスルーホールを経由して基
板下面に伝導する。そして、前記熱は基板下面の導体層
から大気中へ放散される。従って、基板に特別な加工を
施さなくても、放熱板等を備えた半導体パッケージをフ
ェイスアップで実装することが可能となる。

【００１３】

【実施例】以下、本発明を具体化した実施例１及び実施
例２をそれぞれ図１，図２に基づいて詳細に説明する。

【００１４】図１には、実施例１の半導体パッケージ搭
載基板１が示されている。この半導体パッケージ搭載基
板１は、表面実装タイプの半導体パッケージであるＱＦ
Ｐ２と、それを実装するための基板３とによって構成さ
れている。

【００１５】前記ＱＦＰ２は、紫外線によって記憶情報
を消去するＥＰＲＯＭ２ａを半導体として備えている。
また、図１に示すように、ＥＰＲＯＭ２ａは封止用樹脂
２ｂによってモールドされている。封止用樹脂２ｂの四
辺の周縁部からは、それぞれ複数のリード２ｃがガルウ
ィング状に突出している。そして、前記各リード２ｃの
非突出端とＥＰＲＯＭ２ａ側の各パッド（図示略）と
は、ボンディングワイヤ２ｄによって電気的に接続され
ている。

【００１６】また、ＥＰＲＯＭ２ａの下側には、そのＥ
ＰＲＯＭ２ａよりも幾分大きな放熱板２ｅが密接して配
置されている。そして、前記放熱板２ｅは、一部を封止
用樹脂２ｂから露出した状態でモールドされている。更
に、封止用樹脂２ｂの中央部上面には採光用の窓部２ｆ
が設けられており、その窓部２ｆにはガラスマスク２ｇ
が嵌入されている。そして、このようなＱＦＰ２が基板
３に対してフェイスアップで実装されている。

【００１７】次に、本実施例１で使用される基板３につ
いて説明する。前記基板３を構成する絶縁層３ａとして
は、例えばエポキシ樹脂等からなる絶縁性の板材が用い
られる。絶縁層３ａ上面において放熱板２ｅに対応する
位置には、平面状の導体層としてのベタパターン３ｂが
形成されている。また、絶縁層３ａには、ベタパターン
３ｂに対応する位置にて、同様に平面状の導体層として
ベタパターン３ｃが形成されている。そして、基板上面
のベタパターン３ｂと基板下面のベタパターン３ｃと
は、複数個のめっきスルーホール３ｄによって接続され
ている。更に、絶縁層３ａの両面において両ベタパター
ン３ｂ，３ｃが形成されていない部分には、導体回路パ
ターン３ｅが形成されている。

【００１８】なお、放熱板２ｅと基板上面のベタパター
ン３ｂとの接合面にははんだ等の良熱伝導性の接着物質
が介在され、この接着物質等によって両者２ｄ，３ｂが
強固に接続されている。また、各リード２ｃの突出端と
導体回路パターン３ｅとは、はんだ等によって電気的に
接続されている。

【００１９】このような構成にした半導体パッケージ搭
載基板１では、ＥＰＲＯＭ２ａが発生した熱は放熱板２
ｅ、基板上面のベタパターン３ｂ及びめっきスルーホー
ル３ｄを経由して基板３の下面方向へと伝わる。そし
て、前記熱は最終的には基板下面のベタパターン３ｃに
達し、当該部分から大気中へ放散される。

【００２０】続いて、図２に示す実施例２の半導体パッ
ケージ搭載基板４について述べる。この半導体パッケー
ジ搭載基板４は、ピン挿入実装タイプの半導体パッケー
ジであるＰＧＡ５と、それを実装するための基板６とか
らなるものである。

【００２１】ＰＧＡ５を構成する樹脂製のパッケージ本
体５ａの中央部には、半導体としてのＥＰＲＯＭ５ｂを
封入するために貫通孔５ｃが設けられている。その貫通
孔５ｃの下部開口には、当該開口よりも幾分大きな放熱
板５ｄが密接して配置されている。また、放熱板５ｄの
上面には、ＥＰＲＯＭ５ｂの下面が接合されている。そ
れに対して、前記貫通孔５ｃの上部開口は採光用の窓部
５ｅとなっており、その窓部５ｅにはガラスマスク５ｆ
が嵌入されている。

【００２２】パッケージ本体５ａの周縁部には、複数本
のリードピン５ｇが埋設されている。各リードピン５ｇ
の下端は、パッケージ本体５ａの下面から突出してい
る。前記貫通孔５ｃの内壁面は段部５ｈとなっており、
その段部５ｈ上面には複数のパッド５ｉが形成されてい
る。そして、ボンディングワイヤ２ｄによって、各パッ
ド５ｉとＥＰＲＯＭ２ａ側の各パッド（図示略）とが電
気的に接続されている。更に、段部５ｈ側の各パッド５
ｉは、図示しない内層導体回路を介して各リードピン５
ｇと電気的に接続されている。そして、このような構成
のＰＧＡ５が基板６に対してフェイスアップで実装され
ている。次に、本実施例２で使用される基板６について
説明する。

【００２３】基板６を構成する絶縁層６ａの上面におい
て、放熱板５ｄに対応する位置には、平面状の導体層と
してのベタパターン６ｂが形成されている。また、絶縁
層６ａ下面には、ベタパターン６ｂに対応する位置に
て、同様にベタパターン６ｃが形成されている。そし
て、基板上面のベタパターン６ｂと基板下面のベタパタ
ーン６ｃとは、複数個のめっきスルーホール６ｄによっ
て接続されている。また、両ベタパターン６ｂ，６ｃの
周囲に形成された複数個のめっきスルーホール６ｅに
は、それぞれリードピン５ｇが挿入されている。なお、
絶縁層６ａの両面においてその周縁部には、図示しない
導体回路パターンが形成されている。

【００２４】そして、基板上面のベタパターン６ｂと前
記放熱板５ｄとの接合面には良熱伝導性の接着物質等が
介在され、この接着物質等によって両者５ｄ，６ｂが強
固に接続されている。

【００２５】このような構成にした半導体パッケージ搭
載基板４では、ＥＰＲＯＭ５ｂが発生した熱は放熱板５
ｄ、基板上面のベタパターン６ｂ及びめっきスルーホー
ル６ｄを経由して基板６の下面方向へと伝わる。そし
て、前記熱は最終的には基板下面のベタパターン６ｃに
達し、当該部分から大気中へ放散される。

【００２６】さて、上述した実施例１，２の半導体パッ
ケージ搭載基板１，４の構成によると、従来とは異な
り、放熱板２ｅ，５ｄが存在していても半導体パッケー
ジ２，５を基板３，６にフェイスアップで実装できるこ
とが最大の特徴である。換言すると、かかる構成であれ
ば、ＥＰＲＯＭ２ａ，５ｂの回路形成面を基板３，６と
は反対側に向けることができる。そして、この場合であ
ってもＥＰＲＯＰＭ２ａ，５ｂ等が発生した熱を確実に
放散することが可能となる。

【００２７】更に、図３には、前記実施例１の半導体パ
ッケージ搭載基板１に放熱フィンＨを装着した変形例１
の半導体パッケージ搭載基板７が示されている。同様
に、図４には、前記実施例２の半導体パッケージ搭載基
板４に放熱フィンＨを装着した変形例２の半導体パッケ
ージ搭載基板８が示されている。

【００２８】かかる構成にした場合であっても、図３及
び図４に示すように、基板３，６表面側の実装部品と裏
面側の実装部品との高さの差は、あまり大きくはならな
い。このため、部品の高さが非対称になり易かった従来
のものとは異なり、半導体パッケージ搭載基板７，８を
組み込んだときでも、それほどキャビネット内の空気の
対流を悪化させることはない。よって、放熱手段の有す
る放熱能力を充分に発揮することができ、有効な熱の放
散を図ることが可能になる。

【００２９】しかも、前記構成によると、複数個のめっ
きスルーホール３ｄ，６ｄのみによって確実に熱が伝達
されるため、フェイスアップ実装を目的として特に基板
３，６に貫通孔を設けるような加工は不要となる。よっ
て、基板３，６の中央部に大きなデッドスペースが形成
されることがなくなり、基板３，６における導体回路の
配線の自由度が確保される。従って、従来に比して高密
度配線を達成することが容易になる。

【００３０】更に、基板３，６のベタパターン３ｂ，３
ｃ，６ｂ，６ｃもめっきスルーホール６ｄも、サブトラ
クティブ法やアディティブ法等といった従来公知の方法
によって容易に形成し得るものである。つまり、前記構
成の半導体パッケージ搭載基板７，８を製造する場合で
あっても、製造コストの増加や工程の複雑化等の不利益
を伴うこともないという点において有利である。

【００３１】なお、本発明は上記実施例１，２のみに限
定されることはなく、その構成を以下のように変更する
ことが可能である。例えば、（ａ）本発明において、半導体パッケージ２，５を実装
するための基板３，６は、前記実施例１，２のような両
面板に限られず、多層板であっても勿論良い。

【００３２】（ｂ）半導体パッケージはＱＦＰ２やＰＧ
Ａ５以外のものであっても良く、例えばＤＩＰやＳＩＰ
等であっても良い。（ｃ）基板上面の導体層３ｂ，６ｂと基板下面の導体層
３ｃ，６ｃは特に同一の形状でなくても良い。また、そ
れらは必ずしも前記実施例１，２のようなベタパターン
状でなくても良く、全体としてある程度の面積を有する
ものであれば任意の形状で良い。

【００３３】（ｄ）両導体層３ｂ，３ｃ，６ｂ，６ｃを
接続するスルーホール３ｄ，６ｄの数は任意で良い。（ｅ）半導体パッケージ２，５に封入される半導体２
ａ，５ｂは、必ずしもＥＰＲＯＭでなくても良い。例え
ば記憶情報の消去に紫外線を必要としない別種のＲＯＭ
若くはＲＡＭ等の半導体メモリ、またはその他のＩＣや
ＬＳＩ等でも勿論差し支えない。

【００３４】（ｆ）また、図５に示す別例の半導体パッ
ケージ搭載基板９のような構成にすることも可能であ
る。この半導体パッケージ搭載基板９では、半導体５ｂ
の搭載部から半導体パッケージ５下面へ貫通するスルー
ホール５ｊを形成し、それらのスルーホール５ｊ内に放
熱用リードピン５ｋを挿入している。そして、各スルー
ホール５ｊと基板６側の各めっきスルーホール３ｄと
は、前記放熱用リードピン５ｋを介して連結されてい
る。このような構成にすると、半導体パッケージ５の実
装を更に確実に行うことができる。

【００３５】また、放熱用リードピン５ｋが半導体５ｂ
に電気的に接続していることから、前記放熱用リードピ
ン５ｋをグランドとして使用することが可能となる。し
かも、その本数を多くすることにより、グランドの入出
力抵抗を低減することもできるため、好適である。

【００３６】

【発明の効果】以上詳述したように、本発明の半導体パ
ッケージ搭載基板の構成によれば、フェイスアップで実
装した場合であっても、好適な放熱性を確保することが
できるという優れた効果を奏する。

【００３７】また、特に基板に貫通孔等を設ける必要の
ないこの構成によれば、放熱フィンを装着する場合であ
っても基板に大きなデッドスペースはできず、しかも基
板の上面と下面とにおける部品の高さもほぼ均等にな
る。このため、基板における導体回路の配線の自由度を
損なうこともないという優れた効果をも奏する。

【図面の簡単な説明】

【図１】実施例１の半導体パッケージ搭載基板を示す部
分拡大正断面図である。

【図２】実施例２の半導体パッケージ搭載基板を示す部
分拡大正断面図である。

【図３】変形例１の半導体パッケージ搭載基板を示す部
分拡大正断面図である。

【図４】変形例２の半導体パッケージ搭載基板を示す部
分拡大正断面図である。

【図５】別例の半導体パッケージ搭載基板を示す部分拡
大正断面図である。

【図６】従来の半導体パッケージ搭載基板を示す部分拡
大正断面図である。

【図７】従来の半導体パッケージ搭載基板を示す部分拡
大正断面図である。

【図８】従来の半導体パッケージ搭載基板を示す部分拡
大正断面図である。

【符号の説明】

Ｈ放熱板、１，４，７，８，９半導体パッケージ、
３，６基板、３ｂ，３ｃ６ｂ，６ｃ導体層としての
ベタパターン、３ｄ，６ｄ（めっき）スルーホール。

Claims

【特許請求の範囲】

【請求項１】放熱板を下面に有する半導体パッケージ
と、その半導体パッケージを実装するための基板とから
なり、その基板両面において前記放熱板に対応する位置
に平面状の導体層をそれぞれ形成し、放熱板と基板上面
の導体層とを接続すると共に、スルーホールを介して両
導体層同士を接続したことを特徴とする半導体パッケー
ジ搭載基板。