JPH0666290B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0666290B2 JPH0666290B2 JP62336009A JP33600987A JPH0666290B2 JP H0666290 B2 JPH0666290 B2 JP H0666290B2 JP 62336009 A JP62336009 A JP 62336009A JP 33600987 A JP33600987 A JP 33600987A JP H0666290 B2 JPH0666290 B2 JP H0666290B2
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000000034 method Methods 0.000 title description 10
- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 18
- 239000010931 gold Substances 0.000 description 15
- 238000007747 plating Methods 0.000 description 10
- 229910003086 Ti–Pt Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に電極を形成
する方法に関する。
する方法に関する。
近年、半導体装置の微細化、高集積化に伴ない、配線の
微細化も急激に進展している。従って、配線の微細化に
より耐マイグレーション性をはじめとする信頼度の問題
がクローズアップされてきている。この点に関し、従来
のAl、又はAl系合金に対し、許容電流密度が大きく信頼
度が高いAu電極構造が改めて注目されている。
微細化も急激に進展している。従って、配線の微細化に
より耐マイグレーション性をはじめとする信頼度の問題
がクローズアップされてきている。この点に関し、従来
のAl、又はAl系合金に対し、許容電流密度が大きく信頼
度が高いAu電極構造が改めて注目されている。
Au電極構造の形式方法の一例を第３図に示す。まず、ウ
ェハー基板31上の絶縁膜32に例えばTi−Pt膜33を成膜
し、レジスト34を塗布する（第３図（ａ））。レジスト
を塗布、現像し、電極パターンを開口する（第３図
（ｂ））。次にレジスト34をマスクとし、Ti−Pt層33を
電導パスとして、Auメッキ層35を形成する（第３図
（ｃ））。しかる後、レジスト34を除去し、イオンミリ
ング法等によりTi−Pt層33をエッチングして電極が完成
する（第３図（ｄ））。
ェハー基板31上の絶縁膜32に例えばTi−Pt膜33を成膜
し、レジスト34を塗布する（第３図（ａ））。レジスト
を塗布、現像し、電極パターンを開口する（第３図
（ｂ））。次にレジスト34をマスクとし、Ti−Pt層33を
電導パスとして、Auメッキ層35を形成する（第３図
（ｃ））。しかる後、レジスト34を除去し、イオンミリ
ング法等によりTi−Pt層33をエッチングして電極が完成
する（第３図（ｄ））。
しかしながら、従来の方法によるAu電極形成法では次の
ような欠点がある。即ち、第３図（ｂ）で示すように、
所望の電極幅W1、電極間隔S1に対し、実際のAu電極ので
き上りは、第３図（ｄ）に示すように各々W2、S2とな
り、電極幅は広がり、間隔は狭くなることになる。従っ
て、金属のエッチングにおいて、Auメッキ層の厚みをｈ
とすると、アスペクト比（深さと幅の比）の設計値ｈ／
S1に対し実際ではｈ／S2となり増大するため、一般にエ
ッチングが困難となり、金属残りが生じやすく、電極間
ショート不良を起こすことになる。このことは微細化が
進み電極幅Ｗ、間隔Ｓが小さくなる一方、電流密度を維
持するためAuメッキ厚を大きくする必要があるためアス
ペクト比ｈ／Ｓが更に大きくなり、一層エッチングの困
難さを増大させることになってしまう。
ような欠点がある。即ち、第３図（ｂ）で示すように、
所望の電極幅W1、電極間隔S1に対し、実際のAu電極ので
き上りは、第３図（ｄ）に示すように各々W2、S2とな
り、電極幅は広がり、間隔は狭くなることになる。従っ
て、金属のエッチングにおいて、Auメッキ層の厚みをｈ
とすると、アスペクト比（深さと幅の比）の設計値ｈ／
S1に対し実際ではｈ／S2となり増大するため、一般にエ
ッチングが困難となり、金属残りが生じやすく、電極間
ショート不良を起こすことになる。このことは微細化が
進み電極幅Ｗ、間隔Ｓが小さくなる一方、電流密度を維
持するためAuメッキ厚を大きくする必要があるためアス
ペクト比ｈ／Ｓが更に大きくなり、一層エッチングの困
難さを増大させることになってしまう。
また、従来の方法では、第４図のように二層配線に適用
した場合、電極44が逆テーパ状のため、層間絶縁膜45の
カバレジ（段差被覆度）を悪化させ、二層めの金属46を
積層した時、矢印で示すように薄くなり、ひいては配線
の断線を生じてしまい、信頼度上大きな問題となる。
した場合、電極44が逆テーパ状のため、層間絶縁膜45の
カバレジ（段差被覆度）を悪化させ、二層めの金属46を
積層した時、矢印で示すように薄くなり、ひいては配線
の断線を生じてしまい、信頼度上大きな問題となる。
本発明の半導体装置の製造方法は、半導体基板上に少な
くとも一層の金属膜を成膜する工程と、前記金属膜上に
上辺が下辺より長い断面形状をもつレジストパターンを
形成する工程と、前記レジストパターンをマスクして下
辺が上辺より長い断面形状を持つメッキ電極を形成する
工程とを含むことを特徴とする。
くとも一層の金属膜を成膜する工程と、前記金属膜上に
上辺が下辺より長い断面形状をもつレジストパターンを
形成する工程と、前記レジストパターンをマスクして下
辺が上辺より長い断面形状を持つメッキ電極を形成する
工程とを含むことを特徴とする。
本発明の一実施例を第１図を用いて説明する。ウェハー
基板１上の絶縁膜２に例えば、Ti−Pt膜３をスパッタ等
により成長した後、ポジレジスト４を塗布する。ポジレ
ジストの厚さとしては、Auメッキ厚を考慮して、それよ
り厚くするのが望ましいが、あまり厚くすると微細パタ
ーン形成が困難であるため、１〜1.5μがよい（第１図
（ａ））。次に紫外光によりマスク（又はレチクル）上
のパターン５をレジストに転写する（第１図（ｂ））。
この後、例えば、アンモニアガスを含む雰囲気の下でベ
ークした後、遠紫外光で全面照射する（第１図
（ｃ））。通常のポジレジスト用現像液にて現像を行う
とレジストの断面は逆テーパ形状となり、Auメッキを行
うとレジストパターンの反転の金パターン６が得られる
（第１図（ｄ））。レジスト４を除去後、イオンミリン
グ法等にて下地のTi−Pt層をエッチングすると所望の電
極パターン６′が得られる（第１図（ｅ））。
基板１上の絶縁膜２に例えば、Ti−Pt膜３をスパッタ等
により成長した後、ポジレジスト４を塗布する。ポジレ
ジストの厚さとしては、Auメッキ厚を考慮して、それよ
り厚くするのが望ましいが、あまり厚くすると微細パタ
ーン形成が困難であるため、１〜1.5μがよい（第１図
（ａ））。次に紫外光によりマスク（又はレチクル）上
のパターン５をレジストに転写する（第１図（ｂ））。
この後、例えば、アンモニアガスを含む雰囲気の下でベ
ークした後、遠紫外光で全面照射する（第１図
（ｃ））。通常のポジレジスト用現像液にて現像を行う
とレジストの断面は逆テーパ形状となり、Auメッキを行
うとレジストパターンの反転の金パターン６が得られる
（第１図（ｄ））。レジスト４を除去後、イオンミリン
グ法等にて下地のTi−Pt層をエッチングすると所望の電
極パターン６′が得られる（第１図（ｅ））。
この方法により形成した電極７上に層間絶縁膜８を成長
すると、従来のと異なる正方向のテーパがついている
為、オーバハングを生じることはない。従って、第２層
目の金属を積層しても、クラック等が生ぜず、安定で信
頼度の高い多層配線が実現できる（第１図（ｆ））。
すると、従来のと異なる正方向のテーパがついている
為、オーバハングを生じることはない。従って、第２層
目の金属を積層しても、クラック等が生ぜず、安定で信
頼度の高い多層配線が実現できる（第１図（ｆ））。
本実施例では紫外光に対し高感度のポジ型レジストを使
用した場合を示したが、無論これに限ることなく遠紫外
光〜Ｘ線に至るまで同様に高感度を有するポジ型レジス
トを用いることで充分対応することができる。
用した場合を示したが、無論これに限ることなく遠紫外
光〜Ｘ線に至るまで同様に高感度を有するポジ型レジス
トを用いることで充分対応することができる。
次に、他の実施例を第２図を用いて説明する。ウエハー
基板11上の絶縁膜12に例えばTi−Pt膜13を積層し、吸収
の大きいネガレジスト14を塗布する。ここでレジスト14
はやはり１〜1.5μ厚がよい（第２図（ａ））。この
後、紫外光を照射しマスクパターン15を転写する（第２
図（ｂ））。更に、ネガレジスト用現像液にて現像し、
マスクパターン15を形成した後、Auメッキを行いAuメッ
キパターン16を形成する（第２図（ｃ））。しかる後、
レジスト14を除去し、イオンシリング法等でTi−Pt層13
をエッチングすると、所望の電極パターン16′が実現で
きる。（第２図（ｄ））。
基板11上の絶縁膜12に例えばTi−Pt膜13を積層し、吸収
の大きいネガレジスト14を塗布する。ここでレジスト14
はやはり１〜1.5μ厚がよい（第２図（ａ））。この
後、紫外光を照射しマスクパターン15を転写する（第２
図（ｂ））。更に、ネガレジスト用現像液にて現像し、
マスクパターン15を形成した後、Auメッキを行いAuメッ
キパターン16を形成する（第２図（ｃ））。しかる後、
レジスト14を除去し、イオンシリング法等でTi−Pt層13
をエッチングすると、所望の電極パターン16′が実現で
きる。（第２図（ｄ））。
本実施例でも、前述の実施例と同様、テーパのついた電
極パターンができるから多層配線でも同様の効果が期待
できる。
極パターンができるから多層配線でも同様の効果が期待
できる。
以上述べたように、本発明はポジ型レジストへの反転現
像処理（イメージリバーサルプロセス）又は吸収の大き
いネガ型レジストを使用することにより、テーパを有す
るAuメッキ層が形成できるから （ｉ） 設計寸法の電極幅W1、間隔S1に対し、出来上り
寸法を各々W2,S2とすると従来ではS2＜S1であるのに対
し本発明ではS2＞S1となるからAuメッキ層ｈに対するア
スペクト比ｈ／S2は緩和されドライエッチでのメタル残
り等の不良を解消でき、微細化に容易に対応できる。
像処理（イメージリバーサルプロセス）又は吸収の大き
いネガ型レジストを使用することにより、テーパを有す
るAuメッキ層が形成できるから （ｉ） 設計寸法の電極幅W1、間隔S1に対し、出来上り
寸法を各々W2,S2とすると従来ではS2＜S1であるのに対
し本発明ではS2＞S1となるからAuメッキ層ｈに対するア
スペクト比ｈ／S2は緩和されドライエッチでのメタル残
り等の不良を解消でき、微細化に容易に対応できる。
（ii） また、断面形状がテーパ状であるため多層配線
構造においても層間絶縁膜のカバレジを良好に保てる
為、上層の配線金属も良好な形状となって配線の断線等
のない信頼度の配線構造が実現できる。
構造においても層間絶縁膜のカバレジを良好に保てる
為、上層の配線金属も良好な形状となって配線の断線等
のない信頼度の配線構造が実現できる。
第１図は本発明の一実施例を示す断面図、第２図は他の
実施例を示す断面図、第３図は従来の製造方法の断面
図、第４図は第３図の工程を用いた二層配線を示す断面
図である。 1,11,31,41……ウェハー基板、2,12,32,42……絶縁層、
3,13,33,43……下地金属である例えばTi−Pt層、4,34…
…ポジレジスト、14……ネガレジスト、15……開口部、
5,17……露光部、6,6′,7,16,16′,35,44……Auメッキ
層、8,45……層間絶縁膜、9,46……第二層目の配線金
属。
実施例を示す断面図、第３図は従来の製造方法の断面
図、第４図は第３図の工程を用いた二層配線を示す断面
図である。 1,11,31,41……ウェハー基板、2,12,32,42……絶縁層、
3,13,33,43……下地金属である例えばTi−Pt層、4,34…
…ポジレジスト、14……ネガレジスト、15……開口部、
5,17……露光部、6,6′,7,16,16′,35,44……Auメッキ
層、8,45……層間絶縁膜、9,46……第二層目の配線金
属。
Claims (1)
- 【請求項１】半導体基板上に少なくとも一層の金属膜を
成膜する工程と、前記金属膜上に上辺が下辺より長い断
面形状をもつレジストパターンを形成する工程と、前記
レジストパターンをマスクして下辺が上辺より長い断面
形状をもつメッキ電極を形成する工程とを含むことを特
徴とする半導体装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336009A JPH0666290B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336009A JPH0666290B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175729A JPH01175729A (ja) | 1989-07-12 |
| JPH0666290B2 true JPH0666290B2 (ja) | 1994-08-24 |
Family
ID=18294749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62336009A Expired - Lifetime JPH0666290B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666290B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4066522B2 (ja) * | 1998-07-22 | 2008-03-26 | イビデン株式会社 | プリント配線板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2645081C2 (de) * | 1975-12-31 | 1985-10-03 | International Business Machines Corp., Armonk, N.Y. | Verfahren zum Herstellen einer Dünnfilmstruktur |
| JPS5553443A (en) * | 1978-10-16 | 1980-04-18 | Mitsubishi Electric Corp | Formation of electrode of semiconductor device |
-
1987
- 1987-12-29 JP JP62336009A patent/JPH0666290B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175729A (ja) | 1989-07-12 |
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Legal Events
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