JPH0650597B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体メモリに関するもので、例え、複数
ビットの単位でアクセスされるＣＭＯＳ（相補型ＭＯ
Ｓ）スタティック型ＲＡＭ（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

〔背景技術〕

半導体メモリにあっては、その出力端子Ｄｏｕｔに結合
されてしまうプリント配線板等の実装基板に存在する浮
遊容量や信号入力装置の入力容量などからなる比較的大
きな容量値の負荷容量（寄生容量）を駆動できることが
必要とされる。そのため、出力スイッチング素子は、か
かる負荷容量のチャージアップ又はディスチャージのた
めに、比較的大きな電流を電源供給線及び回路の接地線
に流させる。ＲＡＭのような半導体メモリ内の電源電圧
線Ｖccと回路の接地線Ｖssは、それぞれ無視できない抵
抗及びインダクタンスを持つので、それぞれに比較的大
きなノイズが発生する。特に、回路の接地線のノイズ
は、例えばメモリセルからの微少読み出し信号を増幅す
るセンスアンプや、外部端子から供給されたアドレス信
号等を受ける入力バッファのレベルマージンを悪化させ
る原因になる。したがって、×４又は８ビットのように
複数ビットの単位でアクセスするＲＡＭのように、複数
の出力回路を持つ半導体集積回路装置にあっては、上記
ノズルレベルが出力回路の数に応じて増大することが大
きな問題になる（なお、複数ビットの単位でのアクセス
を行うスタティック型ＲＡＭに関しては、例えば（株）
日立製作所昭和５８年９月発行『日立ＩＣメモリデータ
ブック』頁１０３等参照）。

〔発明の目的〕

この発明の目的は、簡単な構成によりノイズの発生を低
減させた半導体メモリを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、Ｘ
アドレスデコーダの左右に配置したメモリマットの内、
当該Ｘアドレスデコーダを中心とした鏡像対称位置にあ
るメモリマットのセンスアンプ出力同士を出力線で相互
に結合し、それら出力線をデータ出力バッファのような
データ出力回路の入力に結合してデータ端子からマルチ
ビットデータ出力を得るようにし、当該出力線の寄生容
量の相違によって、データ出力回路によるデータ出力タ
イミングを適切にずらすようにする。換言すれば、その
ワード線の選択遅延時間差と読み出し信号の遅延時間を
利用して複数ビットの信号を時系列的に出力させるよう
にするものである。

〔実施例〕

第１図には、この発明が適用されたスタティック型ＲＡ
Ｍのブロック図が示されている。同図には、記憶容量が
約６４Ｋビット、出力が８ビットのＲＡＭの内部構成を
示している。同図の主要な各回路ブロックは、実際の幾
何学的な配置にほゞ合わせて描かれており、半導体集積
回路技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。

この実施例のスタティック型ＲＡＭは、Ｘアドレスデコ
ーダＸＤＣＲを中心として左右に配置された２つのメモ
リマットＭ−ＡＲＹＬ，Ｍ−ＡＲＹＲが形成される。そ
れぞれのメモリマットＭ−ＡＲＹＬとＭ−ＡＲＹＲは、
それぞれが２５６列（ロウ）×１６行（カラム）＝４０
９６４ビット（約４Ｋビット）の記憶容量を持つ８つの
マトリックス（メモリアレイＭ０〜Ｍ７）を有し、これ
により合計で約６４Ｋビットの記憶容量を持つようにさ
れている。この実施例では、読し出し動作時の電源線又
は回路の接地線に発生するノイズのピークレベルを低減
させるため、上記左右２つのメモリマットＭ−ＡＲＹ
Ｌ，Ｍ−ＡＲＹＲにおいてそれぞれ分割された８個のメ
モリアレイＭ０〜Ｍ７は、上記ＸアドレスデコーダＸＤ
ＣＲを中心として対称的に配置される。言い換えるなら
ば、上記ＸアドレスデコーダＸＤＣＲに最も遠くに配置
されるメモリアレイから順にメモリアレイＭ０，Ｍ１〜
Ｍ７のように配置される。この結果、Ｘアドレスデコー
ダＸＤＣＲには、その左右にメモリアレイＭＳが隣接し
て配置される。

複数のメモリセルを有する各メモリアレイＭ０〜Ｍ７か
ら所望のメモリセルを選択するためのアドレス回路は、
アドレスバッファＡＤＢ１，ＡＤＢ２，Ｘアドレスデコ
ーダＸＤＣＲ，ＹアドレスデコーダＹＤＣＲ，カラムス
イッチＣＳ−Ｌ，ＣＳ−Ｒ等から構成される。同図で
は、ＹアドレスデコーダＹＤＣＲとカラムスイッチＣＳ
−Ｌ及びＣＳ−Ｒを合わせてＹＤＣＲ＆ＣＳ−Ｌ及びＹ
ＤＣＲ＆ＣＳ−Ｒとして表している。

同図において、上記メモリマットＭ−ＡＲＹＬとＭ−Ａ
ＲＹＲの上部には、そのデータ線に結合される負荷回路
ＲＬ１とＲＬ２が設けられる。また、特に制限されない
が、メモリマットＭ−ＡＲＹＬとＭ−ＡＲＹＲにおける
ワード線の遠端部、言い換えるならば、Ｘアドレスデコ
ーダＸＤＣＲの出力端子に結合されるワード線の端と反
対側の端には、ワード線の選択レベルを検出するモニタ
ー回路ＷＬＭＬとＷＬＭＲがそれぞれ設けられている。
このモニター回路ＷＬＭＬとＷＬＭＲによって形成され
た検出信号φＬとφＲは、タイミング制御回路ＣＯＮＴ
に供給され、ここで次に説明するセンスアンプの動作タ
イミング信号ｓａｃ等のタイミング信号が形成される。

情報の読し出し／書き込みを扱う信号回路は、特に制限
されないが、上記左右に配置されたメモリマットＭ−Ａ
ＲＹＬ，Ｍ−ＡＲＹＲにおいてそれぞれ分割されたメモ
リアレイＭ０〜Ｍ７に対応してそれぞれ設けられたセン
スアンプＳＡ０〜ＳＡ７及びＳＡ０′〜ＳＡ７′と、デ
ータ入力回路とデータ出力回路とからなるデータ入出力
回路ＩＯ０〜ＩＯ７から構成される。これらのセンスア
ンプのうち、対応するセンスアンプＳＡ０とＳＡ０′の
出力が出力線Ｌ０によって共通接続される。他のセンス
アンプもセンスアンプＳＡ１とＳＡ１′〜ＳＡ７とＳＡ
７′のように出力線Ｌ１〜Ｌ７によって共通接続され
る。この結果、ＸアドレスデコーダＸＤＣＲを中心とし
て遠端側に配置されたセンスアンプＳＡ０とＳＡ０′の
出力を共通接続する出力線Ｌ０が最も長くされ、以下出
力線Ｌ１〜Ｌ７の順で出力線の長さが短くされる。これ
に応じて、その寄生容量も上記出力線の長さに従って順
に小さくされる。

情報の読み出し／書き込み動作を制御するためのタイミ
ング回路は、外部端子から供給されるチップ選択信号▲
▼、出力イネーブル信号▲▼及びライトイネー
ブル信号▲▼を受けるタイミング発生回路ＴＧから
構成されている。

ロウ系のアドレス選択線（ワード線）には、アドレス信
号Ａ０〜Ａ７に基づいて得られる２５６通りのデコード
出力信号がＸアドレスデコーダＸより送出される。この
デコード出力信号は、特に制限されないが、アドレス信
号Ａ８により左右に配置されたメモリマットＭ−ＡＲＹ
ＬとＭ−ＡＲＹＲのワード線を選択的に選択状態にさせ
る。例えば、アドレス信号Ａ８がロウレベルから左側の
メモリマットＭ−ＡＲＹＬにおける２５６本のうちの１
本のワード線が選択され、右側のメモリマットＭ−ＡＲ
ＹＲの全ワード線は非選択状態にされる。逆に、アドレ
ス信号Ａ８ハイレベルなら右側のメモリマットＭ−ＡＲ
ＹＲにおける２５６本のうちの１本のワード線が選択さ
れ、左側のメモリマットＭ−ＡＲＹＬの全ワード線は非
選択状態にされる。これにより、非選択のメモリマット
において負荷回路とメモリセルを通して流れる無意味な
消費電流の発生を防止できる。

カラム系のアドレス選択線（カラムスイッチ選択線）に
は、アドレス信号Ａ９〜Ａ１２に基づいて得られる１６
通りのデコード出力信号がＹアドレスデコーダＹＤＣＲ
より送出される。なお、左右のメモリマットＭ−ＡＲＹ
ＬとＭ−ＡＲＹＲに設けられたＹアドレスデコーダＹＤ
ＣＲは、上記アドレス信号Ａ８に従って、選択的に上記
１６通りのデコード出力信号を形成する。

アドレスバッファＡＤＢ１とＡＤＢ２は、外部端子から
供給されたアドレス信号Ａ０〜Ａ８とアドレス信号Ａ９
〜Ａ１２をそれぞれ受け、これと同相のアドレス信号と
逆相のアドレス信号とからなる内部相補アドレス信号ａ
０〜ａ８及びａ９〜ａ１２（図示せず）を形成する。

アドレスバッファＡＤＢ１によって形成された内部相補
アドレス信号は、上記ＸアドレスデコーダＸＤＣＲに供
給され、アドレスバッファＡＤＢ２によって形成された
内部相補アドレス信号は、上記ＹアドレスデコーダＹＤ
ＣＲに供給される。

上記左右に配置されたメモリマットＭ−ＡＲＹＬ又はＭ
−ＡＲＹＲの各メモリアレイＭ０〜Ｍ７におけるワード
線Ｗ１〜Ｗ２５６のうち、外部からのアドレス信号Ａ０
〜Ａ８の組み合わせによって指定された１本のワード線
が上述したＸアドレスデコーダＸＤＣＲによって選択さ
れ、上述したＹアドレスデコーダＹＤＣＲ−Ｌ又はＹＤ
ＣＲ−Ｒによって、外部からのアドレス信号Ａ９〜Ａ１
２の組み合わせによって指定された１対の相補データ線
が１６対の相補データ線の中から選択される。これによ
り、各メモリアレイＭ０〜Ｍ７において、選択されたワ
ード線と選択された相補データ線との交点に配置された
それぞれ１個のメモリセル選択される。

上記選択されたメモリセルから読み出された記憶情報
は、各メモリアレイＭ０〜Ｍ７に対して設けられた後述
するサブコモン相補データ線ＳＣＤ，▲▼に現れ
る。

この様に各メモリアレイＭ０〜ＭＡ７に対してサブコモ
ン相補データ線ＳＣＤ，▲▼を設けて、それぞれ
にセンスアンプＳＡ０〜ＳＡ７（ＳＡ０′〜ＳＡ７′）
を設けたねらいは、コモン相補データ線の寄生容量を低
減し、メモリセルからの情報読み出し動作と、メモリセ
ルへの書き込み動作の高速化を図ることにある。

センスアンプＳＡ０〜ＳＡ７及びＳＡ０′〜ＳＡ７′
は、タイミング発生回路ＴＧにより形成されたセンスア
ンプの動作タイミング信号と、上記アドレス信号Ａ８に
従っ選択されたメモリマットＭ−ＡＲＹＬ又はＭ−ＡＲ
ＹＲに応じて動作状態にされる。これにより、非選択の
メモリマット側のセンスアンプが非動作状態に維持され
るから、ここでの無意味な消費電流の発生を防止できる
ものである。

タイミング発生回路ＴＧは、３つの外部制御信号▲
▼（チップ選択信号），▲▼（ライトイネーブル信
号）及び▲▼（出力イネーブル信号）を受けて、後
述する内部チップ選択信号，センスアンプ動作タイミン
グ信号，書込み制御信号，データ入力制御信号及びデー
タ出力制御信号等を送出する（図示せず）。

第３図には、上記スタティック型ＲＡＭの一実施例の回
路図が示されている。

スタティック型のメモリセルを構成するＭＯＳＦＥＴ
は、Ｎチャンネル型とされ、Ｎ型半導体基板上に形成さ
れたＰ型ウェル領域上に形成される。ＰチャンネルＭＯ
ＳＦＥＴは、Ｎ型半導体基板上に形成される。

Ｎチャンネル型ＭＯＳＦＥＴの基体ゲートとしてのＰ型
ウェル領域は、回路の接地端子に結合され、Ｐチャンネ
ル型ＭＯＳＦＥＴの共通の基体ゲートとしてのＮ型半導
体基板は、回路の電源端子に結合される。なお、メモリ
セルを構成するＭＯＳＦＥＴをウェル領域に形成する構
成は、α線等によって引き起こされるメモリセルの蓄積
情報の誤った反転を防止する上で効果的である。

同図には、上記メモリマットＭ−ＡＲＹＬに設けられた
上記複数のメモリアレイＭ０〜Ｍ７のうちの１つのメモ
リアレイＭ０の回路図が代表として例示的に示されてい
る。

このメモリアレイＭ０は、マトリックス配置された複数
のメモリセルＭＣ、ワード線Ｗ０ないしＷｎ及び相補デ
ータ線Ｄ０，０ないしＤ１，１から構成されてい
る。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点ＧＮＤに結合された記憶ＭＯＳＦＥＴＱ
１，Ｑ２と、上記ＭＯＳＦＥＴＱ１，Ｑ２のドレインと
電源端子Ｖccとの間に設けられたポリ（多結晶）シリコ
ン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そし
て、上記ＭＯＳＦＥＴＱ１，Ｑ２の共通接続点と相補デ
ータ線Ｄ０，０との間に伝送ゲートＭＯＳＦＥＴＱ
３，Ｑ４が設けられている。同じ行に配置されたメモリ
セルの伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４等のゲート
は、それぞれ例示的に示された対応するワード線Ｗ０，
Ｗ１及びＷｎ等に共通に接続され、同じ列に配置された
メモリセルの入出力端子は、それぞれ例示的に示された
対応する一対の相補データ（又はビット）線Ｄ０，０
及びＤ１，１等に接続されている。

メモリセルにおいて、ＭＯＳＦＥＴＱ１，Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわ
ち、上記メモリセルＭＣにおいて、それを低消費電力に
させるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱ１がオフ
状態にされているときのＭＯＳＦＥＴＱ２のゲート電圧
をそのしきい値電圧よりも若干高い電圧に維持させるこ
とができる程度の著しく高い抵抗値にされる。同様に抵
抗Ｒ２も高抵抗値にされる。言換えると、上記抵抗Ｒ
１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２のドレインリーク
電流を補償でききる程度の高抵抗にされる。抵抗Ｒ１、
Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量（図示しない）
に蓄積されている情報電荷が放電させられてしまうのを
防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯＳ−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴ
Ｑ１又はＱ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯＳＦＥＴを用いたときのように、駆動ＭＯＳ
ＦＥＴＱ１，Ｑ２から比較的大きな距離を持って離さな
ければならないことがないので無駄な空白部分が生じな
い。

上記メモリアレイにおける一対の相補データ線Ｄ０，
０及びＤ１，１は、それぞれデータ線選択のための伝
送ゲートＭＯＳＦＥＴＱ１０，Ｑ１１及びＱ１２，Ｑ１
３から構成されたカラムスイッチ回路を介してサブコモ
ン相補データ線ＳＣＤ，▲▼に接続される。この
サブコモン相補データ線ＳＣＤ，▲▼は、後述す
るセンスアンプの入力端子と書き込みアンプの出力端子
が結合される。

カラムスイッチ回路を構成するＭＯＳＦＥＴＱ１０，Ｑ
１１及びＱ１２，Ｑ１３のゲートには、それぞれＹアド
レスデコーダＹＤＣＲによって形成される選択信号が供
給される。このＹアドレスデコーダＹ−ＤＣＲは、図示
しないが相互において類似の構成とされたノアゲート回
路等により構成されるる。

上記相補データ線Ｄ０，０間には、特に制限されない
が、ＰチャンネルＭＯＳＦＥＴにより構成されたイコラ
イズ用ＭＯＳＦＥＴＱ５が設けられる。他の代表として
示されている相補データ線Ｄ１，１間にも同様なＭＯ
ＳＦＥＴＱ６が設けられる。これらのイコライズ用ＭＯ
ＳＦＥＴＱ５，Ｑ６ののゲートには、イコライズ用タイ
ミング信号φeqが供給される。このタイミング信号φeq
は、図示しいなアドレス信号変化検出回路により形成さ
れる。このアドレス信号変化検出回路は、第１図に示し
たタイミング制御回路ＣＯＮＴに含まれるものと理解さ
れたい。このアドレス信号変化検出回路は、上記アドレ
ス信号Ａ０〜Ａ１２のうちいずれか１つでも変化する
と、これを検出してタイミング信号φeqを比較的短い時
間だけロウレベルにさせる。これにより、イコライズ用
ＭＯＳＦＥＴＱ５，Ｑ６は、上記タイミング信号φeqの
ロウレベル期間にオン状態にされ、相補データ線Ｄ０，
０及びＤ１，１等を短絡してその電位をほゞ等しく
させる。これによって、前の動作サイクルの信号電圧が
リセットされるので、動作の高速化が図られる。

ワード線の選択レベルの検出するモニター回路ＷＬＭＬ
は、上記タイミング信号φeqを受けるＰチャンネル型の
プリチャージＭＯＳＦＥＴＱ９と、ワード線Ｗ０〜Ｗｎ
（Ｗ２５５）の遠端がゲートに結合されたＮチャンネル
型のディスチャージＭＯＳＦＥＴＱ７〜Ｑ８と、レベル
検出回路としてのＣＭＯＳインバータ回路ＩＶ１とによ
り構成される。すなわち、上記アドレス信号の変化タイ
ミングによりタイミング信号φeqがロウレベルにされた
期間ＰチャンネルＭＯＳＦＥＴＱがオン状態にされて、
上記ＭＯＳＦＥＴＱ７〜Ｑ８の共通接続されたドレイン
の接合容量（図示せず）がチャージアップされる。この
後、いずれか１本のワード線が選択状態にされて、その
遠端部の電圧がＭＯＳＦＥＴＱ７はＱ８のしきい値電圧
に達すると、上記接合容量にチャージアップされた電圧
をディスチャージさせる。このディスチャージ動作によ
って上記接合容量の電圧がＣＭＯＳインバータ回路ＩＶ
１のロジックスレッショルド電圧以下になると、このイ
ンバータ回路ＩＶ１の出力さらは、ロウレベルからハイ
レベルに変化するパルス信号φＬが送出される。

上記サブモン相補データ線ＳＣＤ，▲▼間には、
上記類似のイコライズ用ＭＯＳＦＥＴＱ１４が設けられ
る。また、各サブコモン相補データ線ＳＣＤ，▲
▼には、Ｎチャンネル型のプリチャージＭＯＳＦＥＴＱ
１５，Ｑ１６により比較的高いレベルにプリチャージが
成される。タイミング信号φcdとcdは、上記アドレス
信号変化検出タイミング信号φeqに基づいて形成され
る。これにより、サブコモン相補データ線ＳＣＤ，▲
▼は、その書き込み又は読み出し動作に先立って等
しい比較的高い電圧にプリチャージされる。

上記サブコモン相補データ線ＳＣＤ，▲▼は、次
に説明するセンスアンプＳＡの入力端子に結合される。

センスアンプＳＡは、２組の差動増幅回路により構成さ
れる。すなわち、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ
２５，Ｑ２６のドレインには、電流ミラー形態にされた
ＰチャンネルＭＯＳＦＥＴＱ２０，Ｑ２１により構成さ
れたアクティブ負荷回路が設けられる。この差動増幅回
路における反転入力としてのＭＯＳＦＥＴＱ２５のゲー
トは、一方のサブコモン相補データ線ＳＣＤに結合さ
れ、非反転入力としてのＭＯＳＦＥＴＱ２６のゲート
は、他のサブコモン相補データ線▲▼に結合され
る。

上記類似の差動ＭＯＳＦＥＴＱ２７，Ｑ２８と、負荷Ｍ
ＯＳＦＥＴＱ２３，Ｑ２４とにより上記類似の差動増幅
回路が構成される。この差動増幅回路の入力端子である
ＭＯＳＦＥＴＱ２７，Ｑ２８のゲートは、上記差動増幅
回路の入力端子とは交差結合される。すなわち、この差
動増幅回路の反転入力としてのＭＯＳＦＥＴＱ２７のゲ
ートは、上記他方のサブコモン相補データ線▲▼
に結合され、非反転入力としてのＭＯＳＦＥＴＱ２８の
ゲートは、上記一方のサブコモン相補データ線ＳＣＤに
結合される。

なお、上記電流ミラー形態にされた負荷回路における出
力側ＭＯＳＦＥＴＱ２０とＱ２３には、それぞれ並列形
態にＰチャンネル型のプリチャージＭＯＳＦＥＴＱ１
９，Ｑ２２が設けられる。このＭＯＳＦＥＴＱ１９，Ｑ
２２は、そのゲートにセンスアンプの動作タイミング信
号φsalが供給されることによって、センスアンプＳＡ
の非動作期間においてその出力線をプリチャージする。
また、この一対の出力線間には上記タイミング信号φsa
lを受けるＰチャンネルＭＯＳＦＥＴＱ２９が設けら
れ、上記プリチャージ動作の時、両出力線のプリチャー
ジレベルを等しくさせている。上記ＭＯＳＦＥＴＱ２５
〜Ｑ２８のソースと接地電位点との間にはＮチャンネル
型のパワーＭＯＳＦＥＴが設けられ、このパワーＭＯＳ
ＦＥＴが、センスアンプの動作タイミング信号φsalに
よってオンされることにより、上記２組の差動増幅回路
が動作可能状態とされる。このタイミング信号φsal
は、左側のメモリマットＭ−ＡＲＹＬが選択された時に
のみ発生させられる。

このセンスアンプＳＡの出力信号は、ＭＯＳＦＥＴＱ３
０〜Ｑ３７によって構成される出力回路ＯＢに伝達され
る。この出力回路ＯＢは、３状態出力機能を有し、以下
のように構成される。すなわち、ＰチャンネルＭＯＳＦ
ＥＴＱ３１とＮチャンネルＭＯＳＦＥＴＱ３２のゲート
に共通に上記センスアンプＳＡからの一方の出力信号を
供給し、上記ＰチャンネルＭＯＳＦＥＴＱ３２のソース
には、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ３０を
介して電源電圧Ｖccが供給され、ＮチャンネルＭＯＳＦ
ＥＴＱ３２のソースにはＮチャンネル型のスイッチＭＯ
ＳＦＥＴＱ３２を介して回路の接地電位が供給される。
これらスイッチＭＯＳＦＥＴは上記センスアンプＳＡと
同期して動作させられる。すなわち、ＰチャンネルＭＯ
ＳＦＥＴＱ３０，Ｑ３４のゲートには、反転されたタイ
ミング信号salが供給され、ＮチャンネルＭＯＳＦＥ
ＴＱ３３，Ｑ３７のゲートには、上記タイミング信号φ
salが供給される。上記類似のＰチャンネルＭＯＳＦＥ
ＴＱ３４，３５とＮチャンネルＭＯＳＦＥＴＱ３６，３
７により、上記センスアンプＳＡからの他方の出力信号
を受ける出力回路が構成される。特に制限されないが、
この実施例では、上記ＣＭＯＳインバータ構成にされた
ＮチャンネルＭＯＳＦＥＴＱ３２とＱ３６のコンダクタ
ンスをそれと対をなすＰチャンネルＭＯＳＦＥＴＱ３１
とＱ３５のコンダクタンスに比べて大きく設定すること
により、そのロジックスレッショルド電圧が比較的低い
レベルを持つようにされる。

以上のように構成された出力回路ＯＢの一対の出力端子
は、これと対をなすメモリアレイＭ０に設けられたセン
スアンプＳＡ０′の出力信号を受ける類似の出力回路の
出力端子を共通接続する出力線（コモン相補データ線）
Ｌ０に結合される。

この出力線Ｌ０には、ＰチャンネルＭＯＳＦＥＴＱ４０
とＮチャンネルＭＯＳＦＥＴＱ４１により構成されたＣ
ＭＯＳインバータ回路と、ＰチャンネルＭＯＳＦＥＴＱ
４２とＮチャンネルＭＯＳＦＥＴＱ４３により構成され
たＣＭＯＳインバータ回路の入力と出力とが交差結合さ
れたラッチ回路が設けられる。これらのＭＯＳＦＥＴＱ
４０〜Ｑ４３のコンダクタンスは、比較的小さく設定さ
れることにより、出力線Ｌ０の信号電圧に従って動作さ
せられる。

さらに、上記出力線Ｌ０には、２入力ナンドゲート回路
Ｇ１，Ｇ２、ＣＭＯＳインバータ回路ＩＶ２，ＩＶ３，
ＭＯＳＦＥＴＱ４４，Ｑ４５、バイポーラトランジスＴ
１から成るデータ出力回路ＤＯＢが結合される。このテ
ータ出力回路ＤＯＢは以下のように構成される。すなわ
ち、上記出力線Ｌ０は、データ出力回路ＤＯＢを構成す
るナンド（ＮＡＮＤ）ゲート回路Ｇ１とＧ２の一方の入
力にそれぞれ結合される。これらのナンドゲート回路Ｇ
１，Ｇ２の他方の入力には、出力タイミング信号ｄｏｃ
が供給される。上記ナンドゲート回路Ｇ１，Ｇ２の出力
信号は、それぞれＣＭＯＳインバータ回路ＩＶ２とＩＶ
３を介してプッシュプル形態にされたＮチャンネル出力
ＭＯＳＦＥＴＱ４４とＱ４５のゲートに伝えられる。な
お、特に制限されないがが、ハイレベル側の出力電流を
確保するため、上記出力ＭＯＳＦＥＴＱ４４には、上記
ＣＭＯＳインバータ回路ＩＶ２の出力信号がベースに供
給されたバイポーラ型のＮＰＮトランジスタＴ１が並列
形態に設けられる。この出力回路の出力端子は外部端子
Ｄ０に結合される。

なお、書き込み系の回路として、上記外部端子Ｄ０にそ
の入力端子が結合されたデータ入力回路ＤＩＢが設けら
れる。このデータ入力回路は、図示しないタイミング信
号によって書き込み動作モードの時に動作状態にされ、
外部端子Ｄ０から供給された書き込み信号と同相の信号
と逆相の信号を形成して、上記出力線Ｌ０に伝える。な
お、上記データ入力回路ＤＩＢは、書き込み動作以外の
時には出力ハイインピーダンス状態にされる。

この実施例では、書き込み動作の高速化を図るために、
書き込みアンプが上記センスアンプＳＡと対に設けられ
る。すなわち、書き込みアンプＷＡは、上記出力線Ｌ０
の相補書き込み信号を受けて、これを増幅して伝送ゲー
トＭＯＳＦＥＴＱ１７，Ｑ１８を介して、この出力信号
をサブコモン相補データ線ＳＣＤ，▲▼に伝え
る。タイミング信号φweは、ライトネーブル信号▲
▼に基づいて形成され、書き込み動作の時にハイレベル
にされ、上記伝送ゲートＭＯＳＦＥＴＱ１７，Ｑ１８を
オン状態にさせる。これによって、サブコモン相補デー
タ線ＳＣＤ，▲▼には、書き込み信号が供給さ
れ、カラムスイッチＭＯＳＦＥＴ、相補データ線を介し
てワード線が選択状態にされたメモリセルへの書き込み
が行われる。

次に、第３図に示したタイミンング図を参照して、読み
出し動作の概略を説明する。

チップ選択信号▲▼がロウレベルにされ、いずれか
のアドレス信号Ａｉが変化すると、これに同期しアドレ
ス信号変化検出タイミング信号φeqが形成される。これ
により、相補データ線Ｄ０，０等にはイコライズが実
行され、サブコモン相補データ線ＳＣＤ，▲▼の
プリチャージがなされる（図示せず）。また、モニター
回路にプリチャージが行われるので、その出力タイミン
グ信号φＬは、ロウレベルにされる。

上記アドレス信号の供給によって例えば左側のメモリマ
ットＭ−ＡＲＹＬにおける合計８個のメモリセルが選択
され、サブコモン相補データ線ＳＣＤ，▲▼には
その読し出し信号がそれぞれ現れる。この信号は、タイ
ミング信号φsalのハイレベルによって動作状態にされ
るセンスアンプＳＡ０〜ＳＡ７によってそれぞれ増幅さ
れる。

上記センスアンプＳＡ０〜ＳＡ７の出力信号Ｖ０〜Ｖ７
は、上記タイミング信号φsalのロウレベルの期間にプ
リチャージがなされており、その増幅動作作によって一
方のレベルがロウレベル側に低下させられる。この増幅
出力信号は、ワード線には無視できない抵抗成分と寄生
容量が存在するので、ＸアドレスデコーダＸＤＣＲにも
っとも近いメモリアレイＭ７のワード線が早いタイミン
グで選択状態にされので出力信号Ｖ７から順にロウレベ
ル側の信号が得らることになり、上記Ｘアドレスデコー
ダＸＤＣＲから最も離れて配置されたメモリアレイＭ０
のワード線が最も遅く選択レベルに達するので、これに
対応した出力信号Ｖ０が最も遅くロウレベル側の信号が
得られる。

出力回路ＯＢは、上記センスアンプＳＡ０〜ＳＡ７と同
時に動作状態にされるものであるが、そのロジックスレ
ッショルド電圧がロウレベル側に遷移されて設定されて
いることより、上記センスアンプＳＡ０〜ＳＡ７からの
ロウレベル側出力信号が十分低くされてからそれに応じ
たハイレベルの出力信号を形成する。

この時、データ出力回路ＤＯＢは、その動作タイミング
信号ｄｏｃが比較的早いタイミングでハイレベルにされ
ることによって動作状態にされる。しかしながら、上記
各センスアンプＳＡ０〜ＳＡ７の出力回路ＯＢのロジッ
クスレッショルド電圧が比較的低く設定されていること
より、一定の増幅出力信号が得られるまでの間、その出
力を共にロウレベルにする。これにより、データ出力回
路ＤＯＢのナンドゲート回路Ｇ１，Ｇ２の出力信号は、
共にハイレベルになって出力ＭＯＳＦＥＴＱ４４，Ｑ４
５を共にオフ状態にさせている。このような動作によっ
て、上記タイミング信号ｄｏｃのハイレベルの立ち上が
りとともに前の動作サイクルで残っていた出力線のレベ
ルに従って無意味な出力信号が送出されることが防止で
きる。これによりノイズと無駄な電流消費の生じること
が防止できるとともに、上記選択されたメモリセルの記
憶情報に従った真の出力信号が上記無意味な信号に影響
されることなく出力できるから高速動作化を図ることが
できる。また、タイミング信号ｄｏｃは、センスアンプ
の動作タイミングより少し遅らせるだけでよいからタイ
ミングの設定が容易にできる。

本実施例によれば以下の作用効果がある。すなわち、Ｘ
アドレスデコーダＸＤＣＲの左右に配置したメモリマッ
トの内、当該ＸアドレスデコーダＸＤＣＲを中心とした
鏡像対称位置にあるメモリマットのセンスアンプ出力同
士を出力線Ｌ０〜Ｌ７で相互に結合し、それら出力線を
データ出力バッファのようなデータ出力回路Ｉ／Ｏ０〜
Ｉ／Ｏ７の入力に結合してデータ端子Ｄ０〜Ｄ７からマ
ルチビットデータ出力を得るようにしたから、Ｘアドレ
スデコーダＸＤＣＲを中心として遠端側に配置されたセ
ンスアンプＳＡ０とＳＡ０′の出力を共通接続する出力
線Ｌ０が最も長くされ、以下出力線Ｌ１〜Ｌ７の順番で
出力線の長さが短くされ、これによって、当該出力線の
寄生容量もその長さに従って順に小さくされる。その結
果、特別な付加回路を設けなくてもデータ出力回路Ｉ／
Ｏ０〜Ｉ／Ｏ７によるデータ出力タイミングを適切にず
らすことができるようになる。このような出力信号の時
系列的な送出によって、各テータ出力回路の出力ＭＯＳ
ＦＥＴの動作電のタイミングにずれが生じるので、半導
体集積回路の電源電圧線Ｖccと回路の接地線に流れる電
流が時間的に平均化されることになる。これに応じて、
上記のように×８ビットもの出力信号を外部端子へ送出
させるにもかかわらず電源電圧線Ｖccと回路の接地線に
発生するノイズレベルを大幅に低減できる。

なお、タイミング信号φsalは、モニター回路によって
形成されたワード線選択検出信号φＬから遅延された信
号によってロウレベルにされる。これにより、比較的早
いタイミングでセンスアンプＳＡ０〜ＳＡ７と、この出
力回路は非動作状態にされる。上記出力回路が非動作状
態にされることによって出力線Ｌ０〜Ｌ７は、ハイイン
ピーダンス状態にされるが、出力線に設けられたラッチ
回路によって上記出力される信号レベルを保持している
ので、データ出力回路ＤＯＢの動作には何も影響を与え
なくすることができる。

〔効 果〕

(1)Ｘアドレスデコーダの左右に配置したメモリマット
の内、当該Ｘアドレスデコーダを中心とした鏡像対称位
置にあるメモリマットのセンスアンプ出力同士を出力線
で相互に結合し、それ出力線をデータ出力バッファのよ
うなデータ出力回路の入力に結合してデータ端子からマ
ルチビットデータ出力を得るようにしたから、当該出力
線の寄生容量の相違によって、データ出力回路によるデ
ータ出力タイミングを適切にずらすことができる。すな
わち、複数ビットの読み出し動作において、ワード線の
選択動作の時間差と上記メモリアレイ間を接続する配線
における信号遅延時間差とが加算されたタイミング差を
もって複数ビットの出力信号が外部端子へ送出される。
この結果、半導体集積回路の電源電圧線又は回路の接地
線に流れる電流が時間的に平均化され、複数ビットから
なる出力信号が送出されるのもかかわらず電源電圧線又
は回路の接地線に発生するノズルレベルを低減できると
いう効果が得られる。しかも、その効果を得るために特
別な付加回路を要しない。

(2)上記メモリアレイの配置によって複数ビットからな
る出力信号にタイミング差を持たせるものであるので、
特別な信号遅延回路等のタイミング制御が不要であるの
で、回路の複雑化を避けることができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づ具体
的に説明したが、この発明は上記実施例に限定されるも
のではなく、この要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例にお
いて、メモリセルはＰチャンネルＭＯＳＦＥＴとＮチャ
ンネルＭＯＳＦＥＴとにより構成するものであってもよ
い。また、×８ビットの読み出し信号を得る場合、セン
スアンプの数を合計で８個として、メモリマットＭ−Ａ
ＲＹＬとＭ−ＡＲＹＲの対とされるメモリアレイ間を共
通相補データ線によって結合させるものであってもよ
い。

また、センスアンプや出力回路等の周辺回路の具体的回
路構成は、種々の実施形態を採ることができるものであ
る。

〔利用分野〕

この発明は、上記スタティック型ＲＡＭの他、各種ＲＯ
Ｍ（リード・オンリー・メモリ）等のように複数ビット
の単位で読み出し動作を行う半導体メモリに広く利用で
きるものである。

【図面の簡単な説明】

第１図は、この発明に係るスタティック型ＲＡＭの一実
施例を示すブロック図 第２図は、その１つのメモリアレイと入出力回路の一実
施例を示す回路図、 第３図は、その動作の一例を説明するためのタイミング
図である。 Ｍ−ＡＲＹＬ，Ｍ−ＡＲＹＬ……メモリマット、Ｍ０〜
Ｍ７……メモリアレイ、ＡＤＢ１，ＡＤＢ２……アドレ
スバッファ、ＸＤＣＲ……Ｘアドレスデコーダ、ＹＤＣ
Ｒ＆ＣＳ−Ｌ，ＹＤＣＲ＆ＣＳ−Ｒ……Ｙアドレスデコ
ーダ／カラムスイッチ、ＳＡ０〜ＳＡ７，ＳＡ０′〜Ｓ
Ａ７′……センスアンプ、ＩＯ０〜ＩＯ７……入出力回
路、ＲＬ１，ＲＬ２……負荷回路、ＷＬＭＬ，ＷＬＭＲ
……モニター回路、ＣＯＮＴ……タイミング制御回路、
ＴＧ……タイミング発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 英明 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 久保寺 正明 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 近藤 尚人 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 野坂 寿雄 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (56)参考文献 特開 昭57−198594（ＪＰ，Ａ) 特開 昭59−188882（ＪＰ，Ａ) 特開 昭55−25857（ＪＰ，Ａ) 特開 昭56−19586（ＪＰ，Ａ) 特開 昭56−25292（ＪＰ，Ａ) 実開 昭57−114597（ＪＰ，Ｕ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のワード線とデータ線が交差的に配置
   され、それら交点部分において選択端子がワード線に、
   データ入出力端子がデータ線に結合され複数個のメモリ
   セルを備え、ワード線を選択するためのＸアドレスデコ
   ーダを挟んでその両側に対称的に配置された２個のメモ
   リマットと、 上記２個のメモリマットのそれぞれにおいてデータ線の
   並設方向に複数個に分割されて割当てられ、当該２個の
   メモリマット相互間で同数とされる複数個のメモリアレ
   イと、 上記メモリアレイで選択されたデータ線に現れるメモリ
   セルの読出し情報を増幅するために各メモリアレイ毎に
   設けられ、選択的に何れか一方のメモリマット側の全て
   が並列的に活性化される複数個のセンスアンプと、 上記Ｘアドレスデコーダの両側に配置された各メモリア
   レイに一対一対応されるセンスアンプの出力を、当該ア
   ドレスデコーダを中心とした鏡像対称位置にあるもの同
   士相互に結合する出力線と、 個々の出力線に一対一対応で入力が結合され、上記セン
   スアンプの活性化直後に一斉に出力動作可能にされる複
   数個のデータ出力回路と、 上記夫々のデータ出力回路の出力に一対一対応で結合さ
   れたデータ端子と、を備えて成るものであることを特徴
   とする半導体メモリ。
2. 【請求項２】上記それぞれのメモリマットは、Ｘアドレ
   スデコーダから出力されるワード線選択レベルがワード
   線の遠端部に伝達されるのを検出するモニタ回路を有
   し、上記センスアンプはそのモニタ回路によるワード線
   選択レベルの検出タイミングに同期して生成される制御
   信号に基づいて活性化されるものであることを特徴とす
   る特許請求の範囲第１項記載の半導体メモリ。
3. 【請求項３】上記センスアンプは、上記制御信号にて活
   性化される差動増幅段と、 この差動増幅段の差動出力をその非活性化期間において
   所定のレベルにプリチャージするプリチャージ回路と、 上記差動増幅段の活性化に同期して上記差動出力をそれ
   ぞれ反転して対応する出力線に供給する一対のクロック
   ドインバータを有し、当該クロックドインバータの論理
   しきい値電圧が上記差動増幅段の動作点以下のレベルに
   された出力段と、を備えて成るものであることを特徴と
   する特許請求の範囲第２項記載の半導体メモリ。