JPH0645687A - 光半導体素子の製造方法 - Google Patents
光半導体素子の製造方法Info
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- JPH0645687A JPH0645687A JP4195720A JP19572092A JPH0645687A JP H0645687 A JPH0645687 A JP H0645687A JP 4195720 A JP4195720 A JP 4195720A JP 19572092 A JP19572092 A JP 19572092A JP H0645687 A JPH0645687 A JP H0645687A
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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Abstract
(57)【要約】
【目的】 大面積ウエハで均一性，再現性に優れた光半
導体素子を得るために、選択成長により活性層，電流ブ
ロック層を作製する一括成長／プロセスの方法を提供す
る。 【構成】 ＭＯＶＰＥ選択成長によりまず、ｎ型ＩｎＰ
クラッド層２，活性層３，ｐ型ＩｎＰクラッド層４を作
製し活性領域全体を（１１１）Ｂ面で被う。その後、Ｓ
ｉＯ2 膜２１を部分的に除去し、活性領域の全面に電流
ブロック層を選択成長し、活性層上部のｎ型ＩｎＰ層６
をＺｎ拡散によりｐ型ＩｎＰ層９にする。 【効果】 半導体をエッチングしないため大面積で高均
一な光半導体素子が得られる。また、電流ブロック層を
作製しているため高性能な素子が実現できる。
導体素子を得るために、選択成長により活性層，電流ブ
ロック層を作製する一括成長／プロセスの方法を提供す
る。 【構成】 ＭＯＶＰＥ選択成長によりまず、ｎ型ＩｎＰ
クラッド層２，活性層３，ｐ型ＩｎＰクラッド層４を作
製し活性領域全体を（１１１）Ｂ面で被う。その後、Ｓ
ｉＯ2 膜２１を部分的に除去し、活性領域の全面に電流
ブロック層を選択成長し、活性層上部のｎ型ＩｎＰ層６
をＺｎ拡散によりｐ型ＩｎＰ層９にする。 【効果】 半導体をエッチングしないため大面積で高均
一な光半導体素子が得られる。また、電流ブロック層を
作製しているため高性能な素子が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、光通信，光情報処理な
どに用いられる、光半導体素子の製造方法に関する。
どに用いられる、光半導体素子の製造方法に関する。
【０００２】
【従来の技術】光通信や光情報処理に用いられる半導体
レーザには、より一層の高性能化が必要になってきてい
る。一方、加入者系光通信用などの所用が多く、低価格
が要求される用途に対応するためには、歩留まりの高い
素子を大面積ウエハを用いて作製する必要がある。こう
した要求を満たすためには、大面積高均一成長が可能な
有機金属気相成長法（ＭＯＶＰＥ）などの気相成長法に
より結晶成長を行うことが必要である。また、気相成長
を用いれば、低しきい値，高効率動作，狭スペクトル線
幅動作など数々の特徴を有する量子井戸半導体レーザの
作製も可能である。図３，図４にＭＯＶＰＥを用いた光
通信用半導体レーザの典型的な製造方法を示す。ここで
は単一モード動作する分布帰還型（ＤＦＢ）レーザであ
り、埋め込みリッジ構造により電流狭搾を行っている。
まず、ｎ型インジウム・リン（ＩｎＰ）基板１上にグレ
ーティングを形成した後、ｎ型インジウム・ガリウム・
砒素・燐（ＩｎＧａＡｓＰ）ガイド層８、ＩｎＧａＡｓ
Ｐ活性層３、ｐ型ＩｎＰクラッド層４を積層し（図３
（ａ））、次にＳｉＯ2 膜２１を２μｍのストライプ状
に形成し（図３（ｂ））、基板１に達するまでメサエッ
チングを行う（図３（ｃ））。その後、全面にｐ型Ｉｎ
Ｐ層５、ｐ+ 型ＩｎＧａＡｓＰキャップ層７を成長し
（図４（ｄ））、活性層の周囲にプロトンを打ち込んだ
高抵抗領域３１を形成するなどして電流を狭搾している
（図４（ｅ））。
レーザには、より一層の高性能化が必要になってきてい
る。一方、加入者系光通信用などの所用が多く、低価格
が要求される用途に対応するためには、歩留まりの高い
素子を大面積ウエハを用いて作製する必要がある。こう
した要求を満たすためには、大面積高均一成長が可能な
有機金属気相成長法（ＭＯＶＰＥ）などの気相成長法に
より結晶成長を行うことが必要である。また、気相成長
を用いれば、低しきい値，高効率動作，狭スペクトル線
幅動作など数々の特徴を有する量子井戸半導体レーザの
作製も可能である。図３，図４にＭＯＶＰＥを用いた光
通信用半導体レーザの典型的な製造方法を示す。ここで
は単一モード動作する分布帰還型（ＤＦＢ）レーザであ
り、埋め込みリッジ構造により電流狭搾を行っている。
まず、ｎ型インジウム・リン（ＩｎＰ）基板１上にグレ
ーティングを形成した後、ｎ型インジウム・ガリウム・
砒素・燐（ＩｎＧａＡｓＰ）ガイド層８、ＩｎＧａＡｓ
Ｐ活性層３、ｐ型ＩｎＰクラッド層４を積層し（図３
（ａ））、次にＳｉＯ2 膜２１を２μｍのストライプ状
に形成し（図３（ｂ））、基板１に達するまでメサエッ
チングを行う（図３（ｃ））。その後、全面にｐ型Ｉｎ
Ｐ層５、ｐ+ 型ＩｎＧａＡｓＰキャップ層７を成長し
（図４（ｄ））、活性層の周囲にプロトンを打ち込んだ
高抵抗領域３１を形成するなどして電流を狭搾している
（図４（ｅ））。
【０００３】
【発明が解決しようとする課題】このように多数の半導
体レーザを製造するためには、大面積のウエハを用い
て、しかも層構造を精密に制御することが重要である。
層厚はＭＯＶＰＥなどの気相成長法を用いれば十分に制
御が可能であるが、導波路幅は従来ＳｉＯ2 などをマス
クとして用いたメサエッチングにより制御しており、サ
イドエッチングなどにより十分な制御性が得られないな
どの問題があった。例えば図３（ｃ）に示したメサエッ
チングにおいて、ＳｉＯ2 膜２１の幅が正確に２μｍに
形成されていても、メサ構造のばらつきや活性層エッチ
ング時のサイドエッチングにより、活性層幅がばらつい
てしまう。特に２インチ基板などの大口径ウエハを用い
たプロセスでは、ウエハ面内のばらつきはかなり大きく
なる。また、制御性の良いドライエッチングによる方法
においても、活性層にダメージを与えるという問題があ
った。活性層，導波路幅のばらつきや活性層内の欠陥
は、しきい値電流，発信波長，ビームパターン，信頼性
などの素子特性に影響を与えるため、素子の歩留まりを
低下させるだけでなく、設計通りの動作が得られにくい
などの問題があり改善の必要があった。
体レーザを製造するためには、大面積のウエハを用い
て、しかも層構造を精密に制御することが重要である。
層厚はＭＯＶＰＥなどの気相成長法を用いれば十分に制
御が可能であるが、導波路幅は従来ＳｉＯ2 などをマス
クとして用いたメサエッチングにより制御しており、サ
イドエッチングなどにより十分な制御性が得られないな
どの問題があった。例えば図３（ｃ）に示したメサエッ
チングにおいて、ＳｉＯ2 膜２１の幅が正確に２μｍに
形成されていても、メサ構造のばらつきや活性層エッチ
ング時のサイドエッチングにより、活性層幅がばらつい
てしまう。特に２インチ基板などの大口径ウエハを用い
たプロセスでは、ウエハ面内のばらつきはかなり大きく
なる。また、制御性の良いドライエッチングによる方法
においても、活性層にダメージを与えるという問題があ
った。活性層，導波路幅のばらつきや活性層内の欠陥
は、しきい値電流，発信波長，ビームパターン，信頼性
などの素子特性に影響を与えるため、素子の歩留まりを
低下させるだけでなく、設計通りの動作が得られにくい
などの問題があり改善の必要があった。
【０００４】本発明は上記の問題点を解決し、高性能，
高歩留まりな光半導体素子の製造方法を提供することに
ある。
高歩留まりな光半導体素子の製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明の光半導体素子の
製造方法は、半導体基板上に、間に光導波路形成領域を
挟んで対向する２本の誘電体薄膜ストライプを形成する
工程と、前記誘電体薄膜ストライプ以外の前記半導体基
板上に活性層を含む半導体多層膜を積層する選択成長を
活性層領域が（１１１）Ｂ面で被われるまで行う選択成
長工程と、その後に、前記誘電体薄膜ストライプの対向
する内側の側縁部を部分的に除去し、前記半導体基板の
一部を露出させる工程と、この工程に引き続き、前記選
択成長した半導体多層膜の全面に電流ブロック層を選択
成長する工程と、前記選択成長した半導体多層膜の上部
領域の電流ブロック層を拡散により破壊する工程とを含
むことを特徴とする。
製造方法は、半導体基板上に、間に光導波路形成領域を
挟んで対向する２本の誘電体薄膜ストライプを形成する
工程と、前記誘電体薄膜ストライプ以外の前記半導体基
板上に活性層を含む半導体多層膜を積層する選択成長を
活性層領域が（１１１）Ｂ面で被われるまで行う選択成
長工程と、その後に、前記誘電体薄膜ストライプの対向
する内側の側縁部を部分的に除去し、前記半導体基板の
一部を露出させる工程と、この工程に引き続き、前記選
択成長した半導体多層膜の全面に電流ブロック層を選択
成長する工程と、前記選択成長した半導体多層膜の上部
領域の電流ブロック層を拡散により破壊する工程とを含
むことを特徴とする。
【０００６】
【作用】本発明の方法では、（１００）方位の半導体基
板表面の［０１１］方向に２本の平行なＳｉＯ2 膜など
の誘電体薄膜ストライプを形成し、ダブルヘテロ（Ｄ
Ｈ）構造をＭＯＶＰＥ法により選択成長すると、ストラ
イプに挟まれた部分は表面が平坦な（１００）面、側面
が平滑な（１１１）Ｂ面であるリッジ状に成長するた
め、活性層をメサエッチングなどの均一性に欠ける手法
を用いずに、ＳｉＯ2のパターニングだけで決定でき
る。このため、素子作製プロセスがＳｉＯ2 などの誘電
体薄膜のパターニング及び選択成長のみによって構成さ
れ、諸問題の根元となる半導体のエッチングを全く用い
る必要がない。こうして、大面積ウエハを用いた均一
性，再現性に優れた一括成長／プロセスにより素子を作
製でき、活性層を選択成長で形成することによる利点を
最大限引き出すことができる。
板表面の［０１１］方向に２本の平行なＳｉＯ2 膜など
の誘電体薄膜ストライプを形成し、ダブルヘテロ（Ｄ
Ｈ）構造をＭＯＶＰＥ法により選択成長すると、ストラ
イプに挟まれた部分は表面が平坦な（１００）面、側面
が平滑な（１１１）Ｂ面であるリッジ状に成長するた
め、活性層をメサエッチングなどの均一性に欠ける手法
を用いずに、ＳｉＯ2のパターニングだけで決定でき
る。このため、素子作製プロセスがＳｉＯ2 などの誘電
体薄膜のパターニング及び選択成長のみによって構成さ
れ、諸問題の根元となる半導体のエッチングを全く用い
る必要がない。こうして、大面積ウエハを用いた均一
性，再現性に優れた一括成長／プロセスにより素子を作
製でき、活性層を選択成長で形成することによる利点を
最大限引き出すことができる。
【０００７】
【実施例】図１に本発明による方法を用いた埋め込みリ
ッジ構造半導体レーザの製造方法を示す。
ッジ構造半導体レーザの製造方法を示す。
【０００８】（１００）方位のｎ型ＩｎＰ基板１の表面
にＣＶＤ法を用いてＳｉＯ2 膜２１（厚さ約２０００オ
ングストローム）を堆積し、フォトリソグラフィの手法
を用いて幅１０μｍ，間隔２μｍの２本のストライプを
形成した（図１（ａ））。
にＣＶＤ法を用いてＳｉＯ2 膜２１（厚さ約２０００オ
ングストローム）を堆積し、フォトリソグラフィの手法
を用いて幅１０μｍ，間隔２μｍの２本のストライプを
形成した（図１（ａ））。
【０００９】次に、減圧ＭＯＶＰＥによりＳｉドープｎ
型ＩｎＰクラッド層２（層厚１０００オングストロー
ム、キャリア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ
活性層３（１．５５μｍ組成、層厚８００オングストロ
ーム）、Ｚｎドープｐ型ＩｎＰクラッド層４（層厚１．
７μｍ、キャリア濃度５×１０17ｃｍ-3）を選択成長し
た（図１（ｂ））。層厚はＳｉＯ2 膜２１に挟まれた活
性領域における値である。
型ＩｎＰクラッド層２（層厚１０００オングストロー
ム、キャリア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ
活性層３（１．５５μｍ組成、層厚８００オングストロ
ーム）、Ｚｎドープｐ型ＩｎＰクラッド層４（層厚１．
７μｍ、キャリア濃度５×１０17ｃｍ-3）を選択成長し
た（図１（ｂ））。層厚はＳｉＯ2 膜２１に挟まれた活
性領域における値である。
【００１０】次に、活性領域を中心として幅６μｍのス
トライプ状にＳｉＯ2 膜２１を除去し（図１（ｃ））、
残されたＳｉＯ2 膜２１を用いて、ｐ型ＩｎＰ層５（層
厚１０００オングストローム、キャリア濃度５×１０17
ｃｍ-3）、ｎ型ＩｎＰ層６（層厚０．５μｍ、キャリア
濃度１×１０18ｃｍ-3）、ｐ型ＩｎＰ層５（層厚１．５
μｍ、キャリア濃度５×１０17ｃｍ-3）、ｐ+ 型ＩｎＧ
ａＡｓＰキャップ層７（層厚０．３μｍ、キャリア濃度
１×１０19ｃｍ-3）を選択成長し（図２（ｄ））、再び
全面に形成したＳｉＯ2 膜２１の活性領域上部のみを幅
１．５μｍのストライプ状に除去し、ｐ+ 型ＩｎＧａＡ
ｓＰキャップ層７をエッチングした後、Ｚｎの開管拡散
を行い活性層上部のｎ型ＩｎＰ層５をｐ型ＩｎＰ層９に
反転させる。（図２（ｅ））。
トライプ状にＳｉＯ2 膜２１を除去し（図１（ｃ））、
残されたＳｉＯ2 膜２１を用いて、ｐ型ＩｎＰ層５（層
厚１０００オングストローム、キャリア濃度５×１０17
ｃｍ-3）、ｎ型ＩｎＰ層６（層厚０．５μｍ、キャリア
濃度１×１０18ｃｍ-3）、ｐ型ＩｎＰ層５（層厚１．５
μｍ、キャリア濃度５×１０17ｃｍ-3）、ｐ+ 型ＩｎＧ
ａＡｓＰキャップ層７（層厚０．３μｍ、キャリア濃度
１×１０19ｃｍ-3）を選択成長し（図２（ｄ））、再び
全面に形成したＳｉＯ2 膜２１の活性領域上部のみを幅
１．５μｍのストライプ状に除去し、ｐ+ 型ＩｎＧａＡ
ｓＰキャップ層７をエッチングした後、Ｚｎの開管拡散
を行い活性層上部のｎ型ＩｎＰ層５をｐ型ＩｎＰ層９に
反転させる。（図２（ｅ））。
【００１１】最後に、ｐ側電極３２およびｎ側電極３３
を形成してレーザを完成した（図２（ｆ））。
を形成してレーザを完成した（図２（ｆ））。
【００１２】このレーザを共振器長３００μｍで評価し
たところ、しきい値電流は平均１５ｍＡ，標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ，標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ，
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。
たところ、しきい値電流は平均１５ｍＡ，標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ，標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ，
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。
【００１３】以上のように、大面積高均一成長が可能な
ＭＯＶＰＥ成長を用いることにより、特性歩留まりの高
い、低価格な半導体レーザを製造することが可能とな
る。
ＭＯＶＰＥ成長を用いることにより、特性歩留まりの高
い、低価格な半導体レーザを製造することが可能とな
る。
【００１４】なお本実施例では活性層にバルクＩｎＧａ
ＡｓＰを用いたが、量子井戸構造（ＭＱＷ）を用いるこ
とにより一層の特性改善が図れる。
ＡｓＰを用いたが、量子井戸構造（ＭＱＷ）を用いるこ
とにより一層の特性改善が図れる。
【００１５】
【発明の効果】以上説明したように、本発明の光半導体
素子の作製方法を用いれば、均一性，再現性に乏しい半
導体のエッチングが全く不要となり、均一な活性層，導
波路幅を有する素子を制御性よく作製できる。この方法
を大面積ウエハを用いた一括成長／プロセスで行うこと
により、高特性の低価格半導体レーザを高歩留まりで作
製することが可能となった。
素子の作製方法を用いれば、均一性，再現性に乏しい半
導体のエッチングが全く不要となり、均一な活性層，導
波路幅を有する素子を制御性よく作製できる。この方法
を大面積ウエハを用いた一括成長／プロセスで行うこと
により、高特性の低価格半導体レーザを高歩留まりで作
製することが可能となった。
【図１】本発明による半導体レーザの製造方法の一実施
例を示す断面図である。
例を示す断面図である。
【図２】本発明による半導体レーザの製造方法の一実施
例を示す断面図である。
例を示す断面図である。
【図３】従来の半導体レーザの製造方法を説明するため
の図である。
の図である。
【図４】従来の半導体レーザの製造方法を説明するため
の図である。
の図である。
１ ｎ型ＩｎＰ基板 ２ ｎ型ＩｎＰクラッド層 ３ 活性層（量子井戸構造を含む） ４ ｐ型ＩｎＰクラッド層 ５ ｐ型ＩｎＰ層 ６ ｎ型ＩｎＰ層 ７ ｐ+ 型ＩｎＧａＡｓＰキャップ層 ８ ｎ型ＩｎＧａＡｓＰガイド層 ９ ｐ型ＩｎＰ層 ２１ ＳｉＯ2 膜 ３１ プロトン注入領域 ３２ ｐ側電極 ３３ ｎ側電極
Claims (1)
- 【請求項１】半導体基板上に、間に光導波路形成領域を
挟んで対向する２本の誘電体薄膜ストライプを形成する
工程と、 前記誘電体薄膜ストライプ以外の前記半導体基板上に活
性層を含む半導体多層膜を積層する選択成長を活性層領
域が（１１１）Ｂ面で被われるまで行う選択成長工程
と、 その後に、前記誘電体薄膜ストライプの対向する内側の
側縁部を部分的に除去し、前記半導体基板の一部を露出
させる工程と、 この工程に引き続き、前記選択成長した半導体多層膜の
全面に電流ブロック層を選択成長する工程と、 前記選択成長した半導体多層膜の上部領域の電流ブロッ
ク層を拡散により破壊する工程とを含むことを特徴とす
る光半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195720A JP2950028B2 (ja) | 1992-07-23 | 1992-07-23 | 光半導体素子の製造方法 |
| US08/095,868 US5382543A (en) | 1992-07-23 | 1993-07-22 | Semiconductor device manufacturing method capable of correctly forming active regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195720A JP2950028B2 (ja) | 1992-07-23 | 1992-07-23 | 光半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645687A true JPH0645687A (ja) | 1994-02-18 |
| JP2950028B2 JP2950028B2 (ja) | 1999-09-20 |
Family
ID=16345850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195720A Expired - Fee Related JP2950028B2 (ja) | 1992-07-23 | 1992-07-23 | 光半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5382543A (ja) |
| JP (1) | JP2950028B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4844976A (en) * | 1987-03-09 | 1989-07-04 | Minnesota Mining And Manufacturing Company | Retroreflective sheet coated with silica layer |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937751B2 (ja) * | 1994-04-28 | 1999-08-23 | 日本電気株式会社 | 光半導体装置の製造方法 |
| KR0146714B1 (ko) * | 1994-08-08 | 1998-11-02 | 양승택 | 평면 매립형 레이저 다이오드의 제조방법 |
| US5847415A (en) * | 1995-03-31 | 1998-12-08 | Nec Corporation | Light emitting device having current blocking structure |
| JP2900824B2 (ja) * | 1995-03-31 | 1999-06-02 | 日本電気株式会社 | 光半導体装置の製造方法 |
| KR970054972A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 레이저 다이오드 제조방법 |
| JPH1075009A (ja) * | 1996-08-30 | 1998-03-17 | Nec Corp | 光半導体装置とその製造方法 |
| WO1999052647A1 (en) | 1998-04-16 | 1999-10-21 | The University Of New Mexico | Non-planar micro-optical structures |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145184A (ja) * | 1982-02-24 | 1983-08-29 | Toshiba Corp | 半導体レ−ザ装置の製造法 |
| US4792958A (en) * | 1986-02-28 | 1988-12-20 | Kabushiki Kaisha Toshiba | Semiconductor laser with mesa stripe waveguide structure |
| KR900009229B1 (ko) * | 1988-04-28 | 1990-12-24 | 한국 과학기술원 | 선택적 에피택시법에 의한 표면 방출형 AlGaAs/GaAs 반도체 레이저 다이오드의 제조방법 |
| DE69128097T2 (de) * | 1990-08-24 | 1998-02-26 | Nippon Electric Co | Verfahren zur Herstellung einer optischen Halbleitervorrichtung |
| US5260230A (en) * | 1991-07-12 | 1993-11-09 | Nippon Telegraph And Telephone Corporation | Method of manufacturing buried heterostructure semiconductor laser |
-
1992
- 1992-07-23 JP JP4195720A patent/JP2950028B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-22 US US08/095,868 patent/US5382543A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4844976A (en) * | 1987-03-09 | 1989-07-04 | Minnesota Mining And Manufacturing Company | Retroreflective sheet coated with silica layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2950028B2 (ja) | 1999-09-20 |
| US5382543A (en) | 1995-01-17 |
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