JPH0642465B2 - 浅い接合の形成方法 - Google Patents
浅い接合の形成方法Info
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- JPH0642465B2 JPH0642465B2 JP1088187A JP8818789A JPH0642465B2 JP H0642465 B2 JPH0642465 B2 JP H0642465B2 JP 1088187 A JP1088187 A JP 1088187A JP 8818789 A JP8818789 A JP 8818789A JP H0642465 B2 JPH0642465 B2 JP H0642465B2
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- JP
- Japan
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- dopant
- type
- substrate
- conductivity type
- shallow junction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、半導体基板に浅い接合を製作する方法に関す
る。
る。
具体的には、本発明は、輪郭のはっきりした浅い接合が
得られ、イオン・チャネリング・テールの問題が緩和さ
れる方法に関する。
得られ、イオン・チャネリング・テールの問題が緩和さ
れる方法に関する。
本発明は、ホウ素やリンやヒ素の浅い接合をシリコン基
板中に設けるのに特に有利である。
板中に設けるのに特に有利である。
Ｂ．従来技術 電子業界では、非常に大規模でかつ非常に高速な集積回
路を製作するために、半導体デバイスの寸法が次第に小
さくなっていく一般的傾向がある。
路を製作するために、半導体デバイスの寸法が次第に小
さくなっていく一般的傾向がある。
よく遭遇する問題の一つは、浅い接合をドーピングによ
って製造することが困難なことであった。実際に、約１
５００オングストローム以下などの非常に浅い接合の場
合、注入チャネリングによるドーパント元素の到達の深
さが重要な問題となっている。このことは、ホウ素やリ
ンなど、比較的低濃度のドーパントを扱う場合、特に重
大である。
って製造することが困難なことであった。実際に、約１
５００オングストローム以下などの非常に浅い接合の場
合、注入チャネリングによるドーパント元素の到達の深
さが重要な問題となっている。このことは、ホウ素やリ
ンなど、比較的低濃度のドーパントを扱う場合、特に重
大である。
チャネリングを避けるため、通常、ドーパントの注入前
に、シリコンなどの半導体基板をあらかじめ非晶質化し
ておく。基板のこのような処理により、結晶損傷が実質
上それ以上深くまで浸透していかないはつきりした深さ
まで、基板が非晶質化することが望ましい。そうすれ
ば、ドーパント化学種を、それが完全に非晶質の状態に
保たれ、したがってドーパントがチャネリングを起こさ
ない深さまで注入できるはずである。ドーパントは、活
性化されると、もとの非晶質化界面のすぐ下まで拡散
し、したがって完全に欠陥のない領域に接合を設けるこ
とができるはずである。ただし、この望ましい状況は、
完全に実現ないし達成されていない。これは、事前非晶
質化自体が、ある種の注入を用いて行なわれていたため
である。
に、シリコンなどの半導体基板をあらかじめ非晶質化し
ておく。基板のこのような処理により、結晶損傷が実質
上それ以上深くまで浸透していかないはつきりした深さ
まで、基板が非晶質化することが望ましい。そうすれ
ば、ドーパント化学種を、それが完全に非晶質の状態に
保たれ、したがってドーパントがチャネリングを起こさ
ない深さまで注入できるはずである。ドーパントは、活
性化されると、もとの非晶質化界面のすぐ下まで拡散
し、したがって完全に欠陥のない領域に接合を設けるこ
とができるはずである。ただし、この望ましい状況は、
完全に実現ないし達成されていない。これは、事前非晶
質化自体が、ある種の注入を用いて行なわれていたため
である。
今までの通常の注入法は、ホウ素型の接合に関連して、
シリコンまたはゲルマニウム、スズ、インジウムなどの
重元素を用いているが、このようなものは完全に満足で
きるものではなかった。たとえば、シリコン中へのシリ
コン注入を使用すると、広がった欠陥が非晶質化領域を
越えて深く浸透した。さらに、１０００オングストロー
ム以下などのさらに浅い接合を扱う場合、事前非晶質化
するのに用いる化学種がそれ自体チャネリングを起こし
て、１０16／cm3より上の範囲で、非晶質化した領域及
び所期の接合の深さよりも充分に下まで浸透するテール
を生じさせる傾向がある。
シリコンまたはゲルマニウム、スズ、インジウムなどの
重元素を用いているが、このようなものは完全に満足で
きるものではなかった。たとえば、シリコン中へのシリ
コン注入を使用すると、広がった欠陥が非晶質化領域を
越えて深く浸透した。さらに、１０００オングストロー
ム以下などのさらに浅い接合を扱う場合、事前非晶質化
するのに用いる化学種がそれ自体チャネリングを起こし
て、１０16／cm3より上の範囲で、非晶質化した領域及
び所期の接合の深さよりも充分に下まで浸透するテール
を生じさせる傾向がある。
Ｃ．発明が解決しようとする問題点 したがって、チャネリングによるこのような注入テール
の問題を起こさずに、半導体基板を事前非晶質化できれ
ば好都合なはずである。
の問題を起こさずに、半導体基板を事前非晶質化できれ
ば好都合なはずである。
Ｄ．問題点を解決するための手段 本発明は、浅い接合を半導体基板に製作する方法に関す
る。本発明の方法に従うことにより、輪郭のはっきりし
た浅い接合が得られ、基板を事前非晶質化するために以
前に使用されていた化学種の注入テールから生じる問題
が克服された。
る。本発明の方法に従うことにより、輪郭のはっきりし
た浅い接合が得られ、基板を事前非晶質化するために以
前に使用されていた化学種の注入テールから生じる問題
が克服された。
具体的には、本発明の方法は、第１の導電型の浅い接合
を、第２の逆の導電型の半導体基板中に製作することに
関係する。本方法は、基板を第１導電型とは逆の第２の
導電型のドーパントで事前非晶質化することを含んでい
る。換言すると、基板と同じ導電型のドーパントで事前
非晶質化を行なう。第２の導電型のドーパントは、はっ
きりした鮮明な事前非晶質化された領域が基板中にでき
るように、基板の分子量よりかなり大きな分子量を有す
る。第２の導電型のドーパントによるドーピングは、少
なくとも所期の浅い接合を形成するのに充分な深さまで
行なう。
を、第２の逆の導電型の半導体基板中に製作することに
関係する。本方法は、基板を第１導電型とは逆の第２の
導電型のドーパントで事前非晶質化することを含んでい
る。換言すると、基板と同じ導電型のドーパントで事前
非晶質化を行なう。第２の導電型のドーパントは、はっ
きりした鮮明な事前非晶質化された領域が基板中にでき
るように、基板の分子量よりかなり大きな分子量を有す
る。第２の導電型のドーパントによるドーピングは、少
なくとも所期の浅い接合を形成するのに充分な深さまで
行なう。
次に、所期の浅い接合を形成するため、基板を第１の導
電型のドーパントでドープする。第１の導電型の用量レ
ベル（導入量）は、事前非晶質化するのに使用した第２
の導電型の用量レベルよりも大きい。
電型のドーパントでドープする。第１の導電型の用量レ
ベル（導入量）は、事前非晶質化するのに使用した第２
の導電型の用量レベルよりも大きい。
Ｅ．実施例 便宜上、本発明の製作ステップの考案は、シリコン基板
を半導体デバイスとして用いる好ましい態様について行
なう。考案でｎ型不純物と言う場合、その工程ステップ
はＰ型不純物にも適用でき、その逆も成立するものと理
解されたい。また、本発明は、当技術分野で知られてい
るシリコン以外の基板にも適用できる。「第１のタイ
プ」の不純物またはドーパント及び「第２のタイプ」の
不純物またはドーパントと言う場合、「第１のタイプ」
とはｎ型またはＰ型の不純物を指し、「第２のタイプ」
はそれと逆の導電型を指すものと理解されたい。すなわ
ち、「第１のタイプ」がＰ型なら、「第２のタイプ」は
ｎ型であり、「第１のタイプ」がｎ型なら、「第２のタ
イプ」はＰ型である。
を半導体デバイスとして用いる好ましい態様について行
なう。考案でｎ型不純物と言う場合、その工程ステップ
はＰ型不純物にも適用でき、その逆も成立するものと理
解されたい。また、本発明は、当技術分野で知られてい
るシリコン以外の基板にも適用できる。「第１のタイ
プ」の不純物またはドーパント及び「第２のタイプ」の
不純物またはドーパントと言う場合、「第１のタイプ」
とはｎ型またはＰ型の不純物を指し、「第２のタイプ」
はそれと逆の導電型を指すものと理解されたい。すなわ
ち、「第１のタイプ」がＰ型なら、「第２のタイプ」は
ｎ型であり、「第１のタイプ」がｎ型なら、「第２のタ
イプ」はＰ型である。
本発明によると、所期のドーパントの導電型と逆の導電
型を有するドーパントでイオン注入することにより、基
板をドープする。これを、第２の逆の導電型と呼ぶ。ド
ーピングは、通常の装置を使って実行できるイオン注入
手順のために基板を通常通りフォトリソグラフィでマス
クするなどにより、基板のあらかじめ選定した領域に行
なうことができる。
型を有するドーパントでイオン注入することにより、基
板をドープする。これを、第２の逆の導電型と呼ぶ。ド
ーピングは、通常の装置を使って実行できるイオン注入
手順のために基板を通常通りフォトリソグラフィでマス
クするなどにより、基板のあらかじめ選定した領域に行
なうことができる。
本発明によると、このドーパントの分子量を基板の分子
量よりも少なくとも約１．５倍など著しく大きくして、
基板が事前非晶質化されて鮮明で非晶質ないし結晶質の
界面及び最小限の欠陥領域をもつようにすることが不可
欠である。
量よりも少なくとも約１．５倍など著しく大きくして、
基板が事前非晶質化されて鮮明で非晶質ないし結晶質の
界面及び最小限の欠陥領域をもつようにすることが不可
欠である。
Ｐ型シリコン基板用にこの工程段階で使用できる適当な
Ｐ型ドーパントの例は、インジウム、ガリウムであり、
インジウムが好ましい。
Ｐ型ドーパントの例は、インジウム、ガリウムであり、
インジウムが好ましい。
本発明のこの工程段階に適したｎ型シリコン基板用ｎ型
ドーパントの例は、アンチモン、ビスマス、ヒ素であ
り、アンチモンが好ましい。
ドーパントの例は、アンチモン、ビスマス、ヒ素であ
り、アンチモンが好ましい。
事前非晶質化するための第２の逆の導電型ドーパントの
分量は、通常約１０13ないし約１０15イオン／cm2であ
り、約５×１０13ないし約５×１０14イオン／cm2が好
ましい。通常、分子量が大きい方のドーパントは、約１
０ないし約６０ＫｅＶ、好ましくは約２０ないし約５０
ＫｅＶ、典型的には約４０ＫｅＶのエネルギー・レベル
で注入する。
分量は、通常約１０13ないし約１０15イオン／cm2であ
り、約５×１０13ないし約５×１０14イオン／cm2が好
ましい。通常、分子量が大きい方のドーパントは、約１
０ないし約６０ＫｅＶ、好ましくは約２０ないし約５０
ＫｅＶ、典型的には約４０ＫｅＶのエネルギー・レベル
で注入する。
次いで、第１のタイプのドーパントを、基板中の事前非
晶質化した領域中に注入する。
晶質化した領域中に注入する。
好ましいＰ型ドーパントはホウ素であり、好ましいｎ型
ドーパントはリン及びヒ素である。
ドーパントはリン及びヒ素である。
したがって、第１のタイプのドーパントがホウ素の場
合、事前非晶質化しておくための第２の別のタイプのド
ーパントは、アンチモン、ビスマス、ヒ素などのｎ型ド
ーパントとなる。
合、事前非晶質化しておくための第２の別のタイプのド
ーパントは、アンチモン、ビスマス、ヒ素などのｎ型ド
ーパントとなる。
また、第１のタイプのドーパントがリンやヒ素などのｎ
型のものである場合、事前非晶質化しておくための第２
の別のタイプのドーパントは、ガリウムやインジウムな
どのＰ型ドーパントとなる。
型のものである場合、事前非晶質化しておくための第２
の別のタイプのドーパントは、ガリウムやインジウムな
どのＰ型ドーパントとなる。
第１のタイプのドーパントの分量は、事前非晶質化して
おくための第２の逆のタイプのドーパントの分量よりも
多くしなければならず、通常、少なくとも約１０15ない
し約２×１０16イオン／cm2である。第１のタイプのド
ーパントは、約３ないし約２０ＫｅＶ、好ましくは約５
ないし約１５ＫｅＶ、典型的にはホウ素の場合は約５Ｋ
ｅＶ、リンでは約１２ないし約１５ＫｅＶのエネルギー
・レベルで注入する。
おくための第２の逆のタイプのドーパントの分量よりも
多くしなければならず、通常、少なくとも約１０15ない
し約２×１０16イオン／cm2である。第１のタイプのド
ーパントは、約３ないし約２０ＫｅＶ、好ましくは約５
ないし約１５ＫｅＶ、典型的にはホウ素の場合は約５Ｋ
ｅＶ、リンでは約１２ないし約１５ＫｅＶのエネルギー
・レベルで注入する。
本発明に従って作成される浅い接合は、深さが約３００
ないし約１５００オングストロームであることが好まし
く、約５００ないし約１０００オングストロームの深さ
がより好ましい。
ないし約１５００オングストロームであることが好まし
く、約５００ないし約１０００オングストロームの深さ
がより好ましい。
逆の導電型で、かつ本発明による基板と同じ導電型のド
ーパントを使用すると、注入テールがなくなることはな
いが、所期の接合を不鮮明にするのでなく、実際にそれ
を鮮明にさせ、本発明によって実現される浅いはっきり
した輪郭をもたらす、注入テールが得られる。
ーパントを使用すると、注入テールがなくなることはな
いが、所期の接合を不鮮明にするのでなく、実際にそれ
を鮮明にさせ、本発明によって実現される浅いはっきり
した輪郭をもたらす、注入テールが得られる。
具体的には、本発明は、この技法を用いたＦＥＴに対す
る閾値電圧制御の助けとなる、基板の背景（バックグラ
ウンド濃度）よりも高いドーパント濃度の領域によって
実際に囲まれた接合をもたらす。実際に本発明に従うこ
とにより、いわゆる「ハロー注入」が自動的に実現され
る。換言すると、接合の周囲の領域は、基板と同じ導電
型でより高濃度のドーパントを有する。
る閾値電圧制御の助けとなる、基板の背景（バックグラ
ウンド濃度）よりも高いドーパント濃度の領域によって
実際に囲まれた接合をもたらす。実際に本発明に従うこ
とにより、いわゆる「ハロー注入」が自動的に実現され
る。換言すると、接合の周囲の領域は、基板と同じ導電
型でより高濃度のドーパントを有する。
ドーパントの注入後、温度を上げてデバイスをアニール
して、基板に対する損傷をアニールし、注入物を置換物
にさせる。アニールは、約５５０℃ないし約９５０℃な
どの温度で約１０ないし約９０分間、炉アニールにより
実施できる。温度と時間は、反比例する。換言すると、
用いる温度を低くするほど、アニール時間は長くなり、
この逆も成り立つ。さらに、希望する場合、非コヒーレ
ント光を用いて、ドーパントに応じて到達温度を約５５
０℃ないし約１１００℃にする。高速タイプのアニール
を行なうことができる。その場合、所要時間は約１ない
し約２０秒間、好ましくは約５ないし約１０秒間であ
る。
して、基板に対する損傷をアニールし、注入物を置換物
にさせる。アニールは、約５５０℃ないし約９５０℃な
どの温度で約１０ないし約９０分間、炉アニールにより
実施できる。温度と時間は、反比例する。換言すると、
用いる温度を低くするほど、アニール時間は長くなり、
この逆も成り立つ。さらに、希望する場合、非コヒーレ
ント光を用いて、ドーパントに応じて到達温度を約５５
０℃ないし約１１００℃にする。高速タイプのアニール
を行なうことができる。その場合、所要時間は約１ない
し約２０秒間、好ましくは約５ないし約１０秒間であ
る。
本発明をさらに例示するため、以下に非限定的な例を示
す。
す。
例 まず、抵抗率が約０．５ohm-cmのｎ型シリコン基板に、
アンチモンを常温で約４０ＫｅＶで約５×１０13イオン
／cm2の分量まで注入する。次いでシリコン基板または
ウェハの同じ領域に、約１×１０15イオン／cm2の用量
で５ＫｅＶでホウ素イオンを注入する。
アンチモンを常温で約４０ＫｅＶで約５×１０13イオン
／cm2の分量まで注入する。次いでシリコン基板または
ウェハの同じ領域に、約１×１０15イオン／cm2の用量
で５ＫｅＶでホウ素イオンを注入する。
次いで、ウェハを炉内で約５８０℃で約３０分間アニー
ルし、続いて約８００℃で約３０分間アニールする。
ルし、続いて約８００℃で約３０分間アニールする。
ホウ素の接合深さは、約１４００オングストロームであ
る（接合深さは、ホウ素が１×１０17原子／cm3の濃度
を有する深さに対応する）。漏洩電流は、きわめて小さ
く、約１２ナノアンペア／cm2である。
る（接合深さは、ホウ素が１×１０17原子／cm3の濃度
を有する深さに対応する）。漏洩電流は、きわめて小さ
く、約１２ナノアンペア／cm2である。
Ｆ．発明の効果 上述のように本発明によれば、チャネリングによる注入
テールを引き起こすことなく、半導体基板を非晶質化し
て、輪郭のはっきりした浅い接合を形成することができ
る。
テールを引き起こすことなく、半導体基板を非晶質化し
て、輪郭のはっきりした浅い接合を形成することができ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨージ・アンソニイ・サイ‐ハラツ アメリカ合衆国ニユーヨーク州マウント・ キスコ、テインバー・リツヂ26番地
Claims (3)
- 【請求項１】第１の導電型の領域と前記第１の導電型と
は逆の第２の導電型の基板との浅い接合を形成するため
の方法であって、 前記基板よりも分子量の大きい第２の導電型のドーパン
トを、前記基板を部分的に事前非晶質化するように少な
くとも前記浅い接合に対して十分な深さにまで、ドープ
し、 前記第２の導電型のドーパントのドーズ量よりも多量の
ドーズ量の第１の導電型のドーパントを前記基板にドー
プして前記浅い接合を形成する、浅い接合の形成方法。 - 【請求項２】請求項(1)において、前記第２の導電型の
ドーパントのドーズ量は約１０13から約１０15イオン／
cm2である、浅い接合の形成方法。 - 【請求項３】請求項(1)又は(2)において、前記第１の導
電型のドーパントのドーズ量は約１０15から約２×１０
16イオン／cm2である、浅い接合の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/196,398 US4889819A (en) | 1988-05-20 | 1988-05-20 | Method for fabricating shallow junctions by preamorphizing with dopant of same conductivity as substrate |
| US196398 | 1988-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220019A JPH0220019A (ja) | 1990-01-23 |
| JPH0642465B2 true JPH0642465B2 (ja) | 1994-06-01 |
Family
ID=22725244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088187A Expired - Lifetime JPH0642465B2 (ja) | 1988-05-20 | 1989-04-10 | 浅い接合の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4889819A (ja) |
| EP (1) | EP0343360A3 (ja) |
| JP (1) | JPH0642465B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338044A (ja) * | 1989-07-05 | 1991-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| JP2773957B2 (ja) * | 1989-09-08 | 1998-07-09 | 富士通株式会社 | 半導体装置の製造方法 |
| US5185276A (en) * | 1990-01-31 | 1993-02-09 | International Business Machines Corporation | Method for improving low temperature current gain of bipolar transistors |
| US5858864A (en) * | 1994-09-13 | 1999-01-12 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form barrier region capable of inhibiting migration of dopant materials in substrate |
| US5654210A (en) * | 1994-09-13 | 1997-08-05 | Lsi Logic Corporation | Process for making group IV semiconductor substrate treated with one or more group IV elements to form one or more barrier regions capable of inhibiting migration of dopant materials in substrate |
| US6331458B1 (en) * | 1994-10-11 | 2001-12-18 | Advanced Micro Devices, Inc. | Active region implant methodology using indium to enhance short channel performance of a surface channel PMOS device |
| JP3070420B2 (ja) * | 1994-12-21 | 2000-07-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0834571A1 (en) | 1996-10-03 | 1998-04-08 | Roche Diagnostics GmbH | Thermostable nucleic acid polymerase from Thermococcus gorgonarius |
| US6306763B1 (en) * | 1997-07-18 | 2001-10-23 | Advanced Micro Devices, Inc. | Enhanced salicidation technique |
| JP2002076332A (ja) * | 2000-08-24 | 2002-03-15 | Hitachi Ltd | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| US20070065830A1 (en) | 2002-09-04 | 2007-03-22 | Children's Hospital Medical Center Of Akron, Inc. | Cloning multiple control sequences into chromosomes or into artificial centromeres |
| US6910535B2 (en) * | 2002-11-15 | 2005-06-28 | Halliburton Energy Services, Inc. | Method for enhancing the stability of a water sensitive, reactive subterranean formation |
| JP2008198763A (ja) * | 2007-02-13 | 2008-08-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1989
- 1989-04-10 JP JP1088187A patent/JPH0642465B2/ja not_active Expired - Lifetime
- 1989-04-12 EP EP89106454A patent/EP0343360A3/en not_active Ceased
Patent Citations (1)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0343360A3 (en) | 1990-02-21 |
| EP0343360A2 (en) | 1989-11-29 |
| JPH0220019A (ja) | 1990-01-23 |
| US4889819A (en) | 1989-12-26 |
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