JPH0642207B2 - マルチレベルプログラミング方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプログラム制御の管理下に一段低
いレベルのナノプログラム制御を備えたマルチレベルプ
ログラミング方式に関し、特にナノプログラムシーケン
サのアドレス異常を検出するようにしたものである。

〔従来の技術〕

従来、演算処理速度を向上させるために、マイクロプロ
グラム制御の管理下に一段低いレベルのナノプログラム
制御を備えて異常の論理演算、算術演算以外の関数演算
などの多重にループして複数クロックを要するような特
殊演算をナノプログラム制御に機能分担して必要に応じ
てプログラムレベルの移行を行うマルチレベルプログラ
ミング方式が提案されている。

このマルチレベルプログラミング方式は、第５図〜第７
図に示すように、マイクロシーケンサ１１，マイクロプ
ログラムメモリ１２及びマイクロ専用パイプラインレジ
スタ１３で構成されるマイクロプログラム制御部１と、
ナノシーケンサ２１，ナノプログラムメモリ２２及びナ
ノ専用パイプラインレジスタ２３で構成されるナノプロ
グラム制御部２と、各プログラムレベルの専用制御信号
とマイクロ／ナノプログラム共通制御信号とのもとに制
御対象となる例えばデータ処理部３を備えている。

データ処理部３は、演算器３１、高速ワークレジスタ３
２，３３、キャッシュメモリ３４及びシステムメモリ３
５で構成され、マイクロプログラム処理では、キャッシ
ュメモリ３４及びシステムメモリ３５を使用して演算
し、ナノプログラム処理では制御クロックが高速である
のでレジスタ３２，３３を使用する高速データ処理部４
でレジスタ−レジスタ間の高速演算を行う。

而して、マイクロプログラム制御部１の管理のもとにマ
イクロプロセッサが動作している時は、ナノプログラム
制御部２はマイクロプログラム制御部１からの実行許可
待ちであるアイドル状態にあり、ナノシーケンサ２１に
含まれるプログラムカウンタは停止しており、ナノ専用
パイプラインレジスタ２３の出力であるナノプログラム
専用制御信号はすべてロックされ、マイクロ／ナノ共通
パイプラインレジスタ１５の出力はマイクロナノプログ
ラムセレクタ１４によりマイクロプログラム制御信号が
出力される。

そして、ナノプログラム制御部２は、第６図に示すナノ
プログラム実行制御回路を介してマイクロプログラム制
御部１により管理される。

すなわち、５０はＤ型フリップフロップで構成されるナ
ノプログラム制御用フリップフロップ、５１はナノプロ
グラム制御用ＡＮＤゲート、５２はマイクロウォッチド
ッグタイマであり、マイクロプログラム処理におけるナ
ノプログラム起動命令によって、マイクロパイプライン
レジスタ１３からナノプログラム起動要求信号が出力さ
れ、これがＡＮＤゲート５１を介してナノプログラム制
御フリップフロップ５０に供給される。このため、ナノ
プログラム制御フリップフロップ５０がナノ制御クロッ
クが高レベルとなった時点でセットされて、その出力側
からナノプログラム実行許可信号が出力され、これがナ
ノプログラム制御部２に入力されることにより、ナノプ
ログラム処理が実行される。このとき、マイクロプログ
ラム制御部１には、ＡＮＤゲート５１の出力がマイクロ
プログラム停止指令として入力され、これによってナノ
プログラム処理の終了を待つ待機状態となる。

一方、ナノプログラム制御部２のナノプログラムメモリ
２２に格納されている複数のナノプログラム群の終わり
にそれぞれ第７図(b)に示すナノプログラム終了命令
（ＮＥＮＤ命令）を設け、且つナノプログラムメモリ２
２の未使用領域に第７図(a)に示すホールト命令（ＨＡ
ＬＴ命令）を設けておき、ナノプログラム終了命令によ
って正常にナノプログラムが終了するときは、ナノプロ
グラム終了信号がナノ専用パイプラインレジスタ２３よ
りＡＮＤゲート５１に出力されてマイクロプログラム制
御部１が動作状態に復帰し、ナノプログラム制御部２は
ナノプログラム制御用フリップフロップ５０がナノ制御
クロックが高レベルとなった時点でリセットされるの
で、ナノプログラム実行停止となり、アイドル状態とな
る。また、ナノシーケンサ２１でアドレス異常が発生し
てホールト命令に到達すると、ナノシーケンサは停止状
態となってナノプログラム終了信号が出力されなくな
る。このため、マイクロウォッチドッグタイマ５２がタ
イムアップした時点でＡＮＤゲート５１の出力が低レベ
ルとなるので、マイクロプログラムの停止指令を解除し
てマイクロプログラム処理に復帰する。

〔発明が解決しようとする問題点〕

しかしながら、上記従来のマルチレベルプログラミング
方式にあっては、ナノプログラムメモリにホールト命令
が格納され、アドレス異常時にナノシーケンサが停止状
態となった後に、マイクロウォッチドッグタイマがタイ
ムアップしたときにマイクロプログラム処理に復帰する
ので、アドレス異常発生時点からマイクロプログラム処
理に復帰するまでに時間が掛かると共に、マイクロウォ
ッチドッグタイマのタイムアップによってアドレス異常
を検出するようにしているので、マイクロプログラム制
御部のアドレス異常であるかナノシーケンサアドレス異
常であるかを判別することができず、マイクロプログラ
ム処理のオペレーションシステムでプログラムを継続実
行可能であるか否かの判断を行えないため、システムダ
ウンに波及する等の問題点があった。

そこで、この発明は、上記従来例の問題点に着目してな
されたものであり、ナノプログラム制御部にアドレス異
常命令を格納し、且つナノプログラム制御部からアドレ
ス異常信号が出力されたときにアドレス異常処理を行う
アドレス異常検出回路を設けることにより、ナノシーケ
ンサアドレス異常時に速やかにマイクロプログラム処理
に復帰し、マイクロプログラム処理におけるナノシーケ
ンサアドレス異常の認識を容易にし、マイクロプログラ
ム処理のオペレーションシステムの判断無しでは新たな
ナノプログラム処理の起動を禁止し、上記従来例の問題
点を解決することが可能なマルチレベルプログラミング
方式を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するために、本願第１の発明は、マイク
ロプログラム制御部及びナノプログラム制御部を備え、
前記マイクロプログラム制御部からのナノプログラム起
動要求を受けて、当該マイクロプログラム制御部にマイ
クロプログラム停止指令を出力すると共に、前記ナノプ
ログラム制御部にナノプログラム実行許可を出力し、且
つ当該ナノプログラムからのナノプログラム終了信号を
受けて前記マイクロプログラム停止指令及びナノプログ
ラム実行許可を解除するナノプログラム実行制御回路を
有するマルチレベルプログラミング方式において、前記
ナノプログラム制御部のプログラムメモリにおける未使
用領域及び各ナノプログラム群の境界位置にそれぞれア
ドレス異常フラグ付ナノエンド命令を格納して、ナノプ
ログラムカウンタがアドレス異常フラグ付ナノエンド命
令の番地に到達したときに当該ナノプログラム制御部か
らアドレス異常信号を出力し、該アドレス異常信号をア
ドレス異常制御回路でラッチして、アドレス異常通知を
前記ナノプログラム制御部に出力してそのマイクロプロ
グラム停止指令及びナノプログラム実行許可を解除して
マイクロプログラム処理に強制復帰させ、且つマイクロ
プログラム処理のオペレーティングシステムにアドレス
異常を通知し、前記マイクロプログラム処理のオペレー
ティングシステムがナノプログラム処理の実行継続可能
なときにラッチ状態解除指令を前記アドレス異常制御回
路に出力して該アドレス異常制御回路のラッチ状態を解
除するまで、前記アドレス異常制御回路の出力にて前記
ナノプログラム起動要求をロックするようにしたことを
特徴としている。

また、本願第２の発明は、マイクロプログラム制御部及
びナノプログラム制御部を備え、前記マイクロプログラ
ム制御部からのナノプログラム起動要求を受けて、当該
マイクロプログラム制御部にマイクロプログラム停止指
令を出力すると共に、前記ナノプログラム制御部にナノ
プログラム実行許可を出力し、且つ当該ナノプログラム
からのナノプログラム終了信号を受けて前記マイクロプ
ログラム停止指令及びナノプログラム実行許可を解除す
るナノプログラム実行制御回路を有するマルチレベルプ
ログラミング方式において、前記ナノプログラム制御部
のプログラムメモリにおける未使用領域及び各ナノプロ
グラム群の境界位置にそれぞれアドレス異常フラグ付ナ
ノエンド命令を格納して、ナノプログラムカウンタがア
ドレス異常フラグ付ナノエンド命令の番地に到達したと
きに当該ナノプログラム制御部からアドレス異常信号を
出力し、該アドレス異常信号をアドレス異常制御回路で
ラッチして、アドレス異常通知を前記ナノプログラム制
御部に出力してそのマイクロプログラム停止指令及びナ
ノプログラム実行許可を解除してマイクロプログラム処
理に強制復帰させると共に、マイクロプログラム処理の
オペレーティングシステムにアドレス異常を通知し、さ
らに前記ナノプログラムの暴走をナノプログラム監視回
路で監視し、当該ナノプログラム監視回路でナノプログ
ラムの暴走を検出したときにその状態をラッチし、これ
を前記オペレーティングシステムに通知し、アドレス異
常及びナノプログラム暴走の何れかが発生したときにそ
の前後のナノプログラムアドレスをアドレス保持回路で
保持し、前記マイクロプログラム処理のオペレーティン
グシステムがナノプログラム処理の実行継続可能なとき
にラッチ状態解除指令を前記アドレス異常制御回路及び
ナノプログラム監視回路に出力して該アドレス異常制御
回路及びナノプログラム監視回路のラッチ状態を解除す
るまで、前記アドレス異常制御回路及びナノプログラム
監視回路の出力にて前記ナノプログラム起動要求をロッ
クするようにしたことを特徴としている。

〔作用〕

第１の発明においては、アドレス異常フラグ付ナノエン
ド命令をナノプログラム領域の未使用領域及び複数のナ
ノプログラム群の境界位置に格納しておき、ナノシーケ
ンサにアドレス異常が発生してナノプログラムカウンタ
がアドレス異常フラグ付ナノエンド命令の番号に到達し
た時に、ナノプログラム制御部からアドレス異常信号を
アドレス異常制御回路に出力し、このアドレス異常制御
回路で、直ちにナノプログラム制御回路を動作させて強
制的にマイクロプログラム処理に復帰させると共に、マ
イクロプログラム処理のオペレーションシステムにナノ
シーケンサアドレス異常通知を行い、このオペレーショ
ンシステムでナノシーケンサアドレス異常を認識してナ
ノプログラム処理の実行が継続可能か否かを判断するこ
とができ、継続可能であると判断したときに、ラッチ状
態解除指令をアドレス異常制御回路に出力して、そのア
ドレス異常信号のラッチ状態を解除しない限り新たなナ
ノプログラムの起動を禁止する。

また、第２の発明においては、上記第１の発明の作用に
加えて、ナノプログラム監視回路でナノプログラムの暴
走を検出したときにも、マイクロプログラム処理を強制
的に復帰させると共に、名のプログラム暴走をオペレー
ティングシステムに通知するので、ナノプログラムの異
常がアドレス異常であるかプログラム暴走異常であるか
を認識することができ、さらにナノプログラムのアドレ
ス異常及びナノプログラムの暴走の何れかを検出したと
きにその前後のナノプログラムアドレスをアドレス保持
回路で保持することにより、異常発生原因を解析するこ
とができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の第１実施例を示すブロックである。

図中、１はマイクロプログラム制御部、２はナノプログ
ラム制御部、１１はマイクロシーケンサ、１２はマイク
ロプログラムメモリ、１３はマイクロ専用パイプライン
レジスタ、２１はナノシーケンサ、２２はナノプログラ
ムメモリ、２３はナノ用パイプラインレジスタ、５０は
ナノプログラム制御用フリップフロップ、５１はナノプ
ログラム制御用ＡＮＤゲートであって、これらは第５図
の従来例と同様の構成を有するので、その詳細説明はこ
れを省略する。

この発明においては、ナノプログラム制御部２のナノプ
ログラムメモリ２２が第３図に示すように構成されてい
る。すなわち、第３図において、Ｍ_１はマップ領域であ
って、マイクロ命令のナノプログラム起動命令で指定さ
れた番号のナノプログラムにジャンプするためのジャン
プテーブルを構成し、Ｎ_１〜Ｎ_ｎは複数ｎ個のナノプロ
グラム群である。そして、マップ領域Ｍ_１の未使用領
域、ナノプログラム群の境界位置のチェックポイント及
びプログラムの未使用領域には全て斜線図示のようにア
ドレス異常フラグ付ナノエンド命令が格納されている。
このアドレス異常フラグ付ナノエンド命令（ＡＥＲＲ命
令）は、第２図(a)に示す通常のナノプログラム終了命
令（ＮＥＮＤ命令）はオペランド部の最下位の１ビット
情報で表されるアドレス異常フラグが“０”であるに対
して、第２図(b)に示す如く、オペコード部はナノプロ
グラム終了命令と全く同じで、オペランド部の最下位１
ビットで表されるアドレス異常フラグが“１”に設定さ
れていることのみが異なる。したがって、アドレス異常
フラグ付ナノエンド命令は、ナノプログラムに対する処
理とナノプログラム終了信号を出力する処理とがナノプ
ログラム終了命令と全く同じに構成され、パイプライン
レジスタ２３はオペランド部の最下位１ビット情報が
“１”であるときにアドレス異常信号を出力する。

このパイプラインレジスタ２３から出力されるアドレス
異常信号は、アドレス異常制御回路を構成するＪＫフリ
ップフロップ５３のＪ入力側に供給され、ＪＫフリップ
フロップ５３のＫ入力側にはマイクロプログラム処理の
オペレーションシステムから入力されるラッチ状態解除
指令としてのエラーリセット信号が供給される。そし
て、ＪＫフリップフロップ５３の出力側から得られるア
ドレス異常通知信号がマイクロプログラム処理のオペレ
ーションシステムに通知されると共に、アドレス異常制
御用ＯＲゲート５４の一方の入力側に供給され、このＯ
Ｒゲート５４の他方の入力にパイプラインレジスタ２３
からのナノプログラム終了信号が供給される。そして、
ＯＲゲート５４の出力側が、一方の入力側にマイクロプ
ログラム制御部１のパイプラインレジスタ１３からのナ
ノプログラム起動要求信号が入力されるナノプログラム
制御用ＡＮＤゲート５１の他方の反転入力側に接続され
ている。

次に、上記第１実施例の動作を説明する。今、マイクロ
プログラム制御部１からのナノプログラム起動要求信号
によってナノプログラム処理が実行され、そのナノプロ
グラム処理が正常に終了した場合には、ナノプログラム
メモリ２２からナノプログラム終了命令が出力されてパ
イプラインレジスタ２３からナノプログラム終了信号が
出力されるので、これがＯＲゲート５４を介してナノプ
ログラム制御用ＡＮＤゲート５１に入力されることによ
り、その出力側が低レベルとなり、マイクロプログラム
停止指令が解除されてマイクロプログラム処理に復帰す
ると共に、ナノプログラム制御用フリップフロップ５０
がナノ制御用クロックが到来した時点でリセットされ
て、ナノプログラム制御部２がアイドル状態となる。

しかしながら、(1)マイクロプログラム制御部１から未
登録の番号のナノプログラムを起動したことにより、ナ
ノシーケンサ２１のナノプログラムカウンタが、マップ
領域Ｍ_１の未使用領域のアドレス異常命令の番地を指定
した場合、(2)ナノプログラム処理実行中にナノプログ
ラムカウンタに誤アドレスがセットされて暴走し、ナノ
プログラムカウンタがナノプログラムメモリ２２の複数
個所に散在するナノシーケンサアドレス異常命令の番地
に到達した場合には、ナノ専用パイプラインレジスタ２
３からナノプログラム終了信号とアドレス異常信号とが
出力される。したがって、ナノプログラム終了信号がＯ
Ｒゲート５４を介してＡＮＤゲート５１に供給されるこ
とにより、ＡＮＤゲート５１の出力側が低レベルとな
り、マイクロプログラム停止指令信号が解除されてマイ
クロプログラム制御部１は速やかに動作状態に復帰し、
その後にナノプログラム制御用フリップフロップ５０に
ナノ制御クロックが入力された時点でその出力側からナ
ノプログラム実行許可信号が出力されなくなるので、ナ
ノプログラム制御部２はアイドル状態となる。

このナノプログラム制御部２のアイドル状態への移行に
よって、ナノプログラム終了信号は出力されない状態と
なるが、アドレス異常信号がＪＫフリップフロップ５３
にナノ制御クロックが入力された時点でラッチされ、そ
の出力側からアドレス異常通知信号が出力されるので、
これがＯＲゲート５４を介してＡＮＤゲート５１に入力
されるので、このＡＮＤゲート５１からマイクロプログ
ラム停止指令が出力されることはないと共にナノプログ
ラム制御用フリップフロップ５０がセットされることも
ない。

また、ＪＫフリップフロップ５３から出力されるアドレ
ス異常通知信号がマイクロオペレーションシステムに入
力され、このマイクロオペレーションシステムでナノシ
ーケンサにアドレス異常が発生したことを容易に認識す
ることができ、マイクロオペレーションシステムによっ
て、ナノプログラムメモリ２２がＲＡＭで構成されてい
る場合のナノプログラムの再ローディングや異常要因解
析によってナノプログラム制御の継続使用可能と判断し
た時に、エラーリセット信号を出力するまでは、新たな
ナノプログラムの起動が禁止される。

以上のように第１実施例によると、ナノ命令のアドレス
異常命令から簡単な制御回路を介して容易且つ迅速にマ
イクロプログラム処理に復帰し、マイクロオペレーショ
ンシステムでアドレス異常を認識することができ、また
新たなナノプログラム起動を禁止することができる。

次に、この発明の第２実施例を第４図について説明す
る。

この第２実施例は、ナノシーケンサの暴走パターンが無
限ループであるかアドレス異常であるかを認識すること
を可能としたものである。

すなわち、第４図に示すように、ナノプログラム制御用
ＡＮＤゲート５１の出力をナノウォッチドッグタイマ６
０に入力し、そのタイムアップ信号をマイクロオペレー
ションシステムに通知すると共に、ナノプログラム制御
用ＡＮＤゲート５１及びナノクロック制御用ＡＮＤゲー
ト６１の反転入力側に入力し、ＡＮＤゲート６１の他の
１つの入力側にナノ制御クロックが、その他の反転入力
側にアドレス異常通知信号が入力され、一方ナノシーケ
ンサ２１から出力されるアドレス信号がアドレスラッチ
レジスタ６２に供給され、そのラッチアドレスが他のア
ドレスラッチレジスタ６３に供給され、両アドレスラッ
チレジスタ６２，６３にナノクロック制御用ＡＮＤゲー
ト６１の出力がラッチクロックとして供給されているこ
とを除いては前記第１実施例と同様の構成を有し、第１
図との対応部分には同一符号を付しその詳細説明はこれ
を省略する。

この第２実施例によると、ナノプログラム制御部２が正
常にナノプログラムを実行している場合には、前述した
ように、パイプラインレジスタ２３からアドレス異常信
号が出力されないので、ＪＫフリップフロップ５３はリ
セット状態にあり、アドレス異常通知信号が出力されて
おらず、且つナノウォッチドッグタイマ６０もタイムア
ップすることがないので、ナノクロック制御用ＡＮＤゲ
ート６１からはナノ制御クロックがそのままアドレスラ
ッチレジスタ６２及び６３に出力され、これらアドレス
ラッチレジスタ６２及び６３にナノシーケンサ２１から
出力される現在のアドレスデータ及び１つ前アドレスデ
ータがラッチされる。

この状態で、ナノシーケンサ２１でアドレス異常が発生
すると、前述したように、パイプラインレジスタ２３か
らアドレス異常信号が出力され、これがＪＫフリップフ
ロップ５３にラッチされて、その出力側からアドレス異
常通知信号が出力されるので、これがナノプログラム制
御用ＡＮＤゲート５１に入力されてマイクロプログラム
停止指令信号が解除され、マイクロプログラム処理に復
帰すると共に、ナノクロック制御ＡＮＤゲート６１の出
力が低レベルを維持することになり、アドレスラッチレ
ジスタ６２，６３のアドレスラッチが停止される。この
ため、アドレスラッチレジスタ６２には、現在のナノシ
ーケンサ２１から出力されたアドレスデータがラッチさ
れており、アドレスラッチレジスタ６３には、その１つ
前のアドレスデータがラッチされているので、これらア
ドレスデータをマイクロオペレーションシステムに通知
することにより、マイクロオペレーションシステムで異
常の発生したアドレスと，その１つ前のアドレスとを認
識することができ、異常原因の解析を行う場合に有効と
なる。

また、ナノシーケンサ２１が無限ループを生じて暴走状
態となると、パイプラインレジスタ２３からナノプログ
ラム終了信号が出力されなくなるので、ナノプログラム
制御用ＡＮＤゲート５１の出力が高レベルを維持し、こ
のためナノウォッチドッグタイマ６０がタイムアップし
てそのタイムアップ信号がナノプログラム制御用ＡＮＤ
ゲート５１及びナノクロック制御用ＡＮＤゲート６１に
入力される。したがって、ナノプログラム制御用ＡＮＤ
ゲート５１の出力が低レベルとなって、マイクロプログ
ラム処理に復帰すると共に、ナノプログラム制御部２が
アイドル状態となり、且つアドレスラッチレジスタ６２
及び６３にナノウォッチドッグタイマ６０のタイムアッ
プ時にナノシーケンサ２１から出力されるアドレスデー
タ及びその１つ前のアドレスデータがそれぞれラッチさ
れる。そして、ナノウォッチドッグタイマ６０のタイム
アップ信号とそのときのアドレスデータ及び１つ前のア
ドレスデータとがマイクロオペレーションシステムに通
知されることにより、マイクロオペレーションシステム
でナノプログラムで無限ループによる異常状態が発生し
たことを認識することができ、そのときのアドレスデー
タにより、無限ループ発生原因を解析することができ
る。

以上のように、第２実施例によると、ナノプログラム制
御部２のナノシーケンサ１４でのアドレス異常と無限ル
ープとによる暴走を適格に判別することができ、異常要
因の知識を強化することができる。

なお、上記実施例においては、ナノプログラム制御回路
としてＡＮＤゲート５１及びＤフリップフロップ５０を
適用した場合について説明したが、これに限定されるも
のではなく、他の論理素子又は判断回路を適用すること
ができ、またアドレス異常制御回路もＪＫフリップフロ
ップ５３に限定されるものではなく、他の同等の論理素
子、ラッチ回路等を適用し得るものである。

〔発明の効果〕

以上説明したように、第１の発明によれば、ナノ命令の
アドレス異常フラグ付ナノエンド命令により、ナノプロ
グラム制御部から出力されるアドレス異常信号を簡単な
アドレス異常制御回路に保持させ、その保持信号をナノ
プログラム制御回路に入力すると共に、マイクロオペレ
ーションシステムに通知する構成としたので、ナノシー
ケンサアドレス異常時に速やかにマイクロプログラム処
理に復帰することができると共に、マイクロオペレーシ
ョンシステムの判断によりナノプログラムの実行継続可
能となった場合のシステムへの影響を軽減することがで
き、しかもナノプログラム制御部におけるアドレス異常
の要因がアドレス異常制御回路の出力により容易に認識
することができるため、マイクロオペレーションシステ
ムで専用のＲＡＳ処理を実行することができ、そのうえ
アドレス異常時にマイクロオペレーションシステムから
のラッチ解除指令が出力されるまでは新たなナノプログ
ラムの起動を禁止しているので、マイクロオペレーショ
ンシステムのＲＡＳ処理を行うまでは多重に異常が発生
することはなく、異常時のアドレスレジスタ等の各種情
報を保持することが可能である等の効果が得られる。

また、第２の発明によれば、第１の発明の構成に加え
て、ナノプログラム監視回路でナノプログラムの暴走を
監視し、暴走を検出したときにも、マイクロプログラム
処理を強制的に復帰させると共に、その旨をマイクロプ
ログラムのオペレーションシステムに通知するので、マ
イクロプログラムのオペレーションシステムでナノプロ
グラム処理に異常が発生したときに、アドレス異常であ
るかプログラム暴走であるかを確実に認識することがで
き、しかもナノプログラム処理で異常が発生したときに
アドレス保持回路でその前後のアドレスを保持している
ので、異常原因の解析が容易となる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例を示すブロック図、第
２図(a)及び(b)はそれぞれナノプログラム制御用ナノ命
令を示す説明図、第３図はナノプログラムメモリの構成
を示す図、第４図はこの発明の第２実施例を示すブロッ
ク図、第５図はナノプログラム制御を備えたマイクロプ
ロセッサを示すブロック図、第６図は従来例を示すブロ
ック図、第７図(a)及び(b)はそれぞれ従来例のナノプロ
グラム制御用ナノ命令を示す説明図である。 図中、１はマイクロプログラム制御部、２はナノプログ
ラム制御部、３はデータ処理部、１１はマイクロシーケ
ンサ、１２はマイクロプログラムメモリ、１３はマイク
ロ専用パイプラインレジスタ、２１はナノシーケンサ、
２２はナノプログラムメモリ、２３はナノ専用パイプラ
インレジスタ、５０はナノプログラム制御用フリップフ
ロップ、５１はナノプログラム制御用ＡＮＤゲート、５
３はＪＫフリップフロップ、５４はアドレス異常制御用
ＯＲゲート、６０はナノウォッチドッグタイマ、６１は
ナノクロック制御用ＡＮＤゲート、６２，６３はアドレ
スラッチレジスタである。

Claims (3)

【特許請求の範囲】
1. 【請求項１】マイクロプログラム制御部及びナノプログ
   ラム制御部を備え、前記マイクロプログラム制御部から
   のナノプログラム起動要求を受けて、当該マイクロプロ
   グラム制御部にマイクロプログラム停止指令を出力する
   と共に、前記ナノプログラム制御部にナノプログラム実
   行許可を出力し、且つ当該ナノプログラムからのナノプ
   ログラム終了信号を受けて前記マイクロプログラム停止
   指令及びナノプログラム実行許可を解除するナノプログ
   ラム実行制御回路を有するマルチレベルプログラミング
   方式において、前記ナノプログラム制御部のプログラム
   メモリにおける未使用領域及び各ナノプログラム群の境
   界位置にそれぞれアドレス異常フラグ付ナノエンド命令
   を格納して、ナノプログラムカウンタがアドレス異常フ
   ラグ付ナノエンド命令の番地に到達したときに当該ナノ
   プログラム制御部からアドレス異常信号を出力し、該ア
   ドレス異常信号をアドレス異常制御回路でラッチして、
   アドレス異常通知を前記ナノプログラム制御部に出力し
   てそのマイクロプログラム停止指令及びナノプログラム
   実行許可を解除してマイクロプログラム処理に強制復帰
   させ、且つマイクロプログラム処理のオペレーティング
   システムにアドレス異常を通知し、前記マイクロプログ
   ラム処理のオペレーティングシステムがナノプログラム
   処理の実行継続可能なときにラッチ状態解除指令を前記
   アドレス異常制御回路に出力して該アドレス異常制御回
   路のラッチ状態を解除するまで、前記アドレス異常制御
   回路の出力にて前記ナノプログラム起動要求をロックす
   るようにしたことを特徴とするマルチレベルプログラミ
   ング方式。
2. 【請求項２】アドレス異常制御回路は、Ｊ入力側にアド
   レス異常信号が、Ｋ入力側にマイクロプログラム処理の
   オペレーティングシステムのラッチ状態解除指令がそれ
   ぞれ入力されるＪＫフリップフロップで構成されている
   特許請求の範囲第１項記載のマルチレベルプログラミン
   グ方式。
3. 【請求項３】マイクロプログラム制御部及びナノプログ
   ラム制御部を備え、前記マイクロプログラム制御部から
   のナノプログラム起動要求を受けて、当該マイクロプロ
   グラム制御部にマイクロプログラム停止指令を出力する
   と共に、前記ナノプログラム制御部にナノプログラム実
   行許可を出力し、且つ当該ナノプログラムからのナノプ
   ログラム終了信号を受けて前記マイクロプログラム停止
   指令及びナノプログラム実行許可を解除するナノプログ
   ラム実行制御回路を有するマルチレベルプログラミング
   方式において、前記ナノプログラム制御部のプログラム
   メモリにおける未使用領域及び各ナノプログラム群の境
   界位置にそれぞれアドレス異常フラグ付ナノエンド命令
   を格納して、ナノプログラムカウンタがアドレス異常フ
   ラグ付ナノエンド命令の番地に到達したときに当該ナノ
   プログラム制御部からアドレス異常信号を出力し、該ア
   ドレス異常信号をアドレス異常制御回路でラッチして、
   アドレス異常通知を前記ナノプログラム制御部に出力し
   てそのマイクロプログラム停止指令及びナノプログラム
   実行許可を解除してマイクロプログラム処理に強制復帰
   させると共に、マイクロプログラム処理のオペレーティ
   ングシステムにアドレス異常を通知し、さらに前記ナノ
   プログラムの暴走をナノプログラム監視回路で監視し、
   当該ナノプログラム監視回路でナノプログラムの暴走を
   検出したときにその状態をラッチし、これを前記オペレ
   ーティングシステムに通知し、アドレス異常及びナノプ
   ログラム暴走の何れかが発生したときにその前後のナノ
   プログラムアドレスをアドレス保持回路で保持し、前記
   マイクロプログラム処理のオペレーティングシステムが
   ナノプログラム処理の実行継続可能なときにラッチ状態
   解除指令を前記アドレス異常制御回路及びナノプログラ
   ム監視回路に出力して該アドレス異常制御回路及びナノ
   プログラム監視回路のラッチ状態を解除するまで、前記
   アドレス異常制御回路及びナノプログラム監視回路の出
   力にて前記ナノプログラム起動要求をロックするように
   したことを特徴とするマルチレベルプログラミング方
   式。