JPH0637070A - Manufacture of semiconductor device and semiconductor element - Google Patents
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体基板上に積層し
た第1層の一部を段状にエッチング処理した後、第2層
を積層する半導体素子製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which a part of a first layer laminated on a semiconductor substrate is stepwise etched and then a second layer is laminated.
【0002】[0002]
【従来の技術】かかる半導体素子製造方法では、第1層
のエッチング処理は、一般に、第1層のうちのエッチン
グせずに残す非エッチング部をレジスト等で覆い、RI
E等のドライエッチング又はエッチング液を使用するウ
ェットエッチングにてエッチングした後にレジスト等を
除去するようにしていた。その結果、エッチング除去さ
れた部分とされない部分とが段状になっていた。このエ
ッチング処理では、段状になっている部分の角部に鋭い
エッジが形成されるため、次に積層する第2層がこの段
状部分で不連続となり、一様な層の形成ができない場合
があった。第2層が不連続に形成されてしまうと、例え
ば第2層が電極を形成する層である場合は、第2層の全
面にわたっての一様な通電が得られず、不良品となって
しまい、半導体素子の製造歩留りが低下してしまう問題
があった。このために、従来、段状部分の形状をテーパ
状に形成して、上記の第2層の不連続の部分の発生を抑
制する方法が考えられている(特開平3−278433
号公報参照)。2. Description of the Related Art In such a semiconductor device manufacturing method, the first layer is generally etched by covering a non-etched portion of the first layer which is left unetched with a resist or the like and RI.
After etching by dry etching such as E or wet etching using an etching solution, the resist and the like are removed. As a result, the portions removed by etching and the portions not etched were stepwise. In this etching process, since sharp edges are formed at the corners of the stepped portion, the second layer to be laminated next becomes discontinuous at this stepped portion, and a uniform layer cannot be formed. was there. If the second layer is formed discontinuously, for example, if the second layer is a layer forming an electrode, uniform current cannot be obtained over the entire surface of the second layer, resulting in a defective product. However, there is a problem in that the manufacturing yield of semiconductor devices is reduced. For this reason, conventionally, a method of forming the stepped portion in a tapered shape to suppress the generation of the discontinuous portion of the second layer has been considered (Japanese Patent Laid-Open No. 3-278433).
(See the official gazette).
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来技術では、段状部分の角部に形成される鋭いエッジは
依然として残るため、特に第2層をより薄層化した場合
等において、やはり第2層が不連続になる場合があり、
製造歩留りが低下してしまうことがあった。本発明は上
記実情に鑑みてなされたものであって、その目的は、第
2層が不連続な状態で形成されるのを可及的に抑制でき
る半導体素子製造方法及び半導体素子を提供することに
ある。However, in the above-mentioned prior art, sharp edges formed at the corners of the stepped portion still remain, and therefore, especially when the second layer is made thinner, the second layer is also used. The layers may be discontinuous,
The manufacturing yield may decrease. The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor element manufacturing method and a semiconductor element capable of suppressing the formation of the second layer in a discontinuous state as much as possible. It is in.
【0004】[0004]
【課題を解決するための手段】本発明の半導体素子製造
方法は、半導体基板上に積層した第1層の一部を段状に
エッチング処理した後、第2層を積層するものであっ
て、その第1特徴は、前記エッチング処理を、前記第1
層を段状にエッチングする第1のエッチング処理の後、
前記第1層の上面部と、前記段状にエッチングされた部
分の側面部とを同時にエッチングする第2のエッチング
処理をして行う点にある。第2特徴は、上記第1特徴の
実施態様を限定するものであって、前記第1のエッチン
グ処理が、前記第1層の非エッチング部をエッチング阻
止膜で覆った状態で前記第1層をエッチングする処理で
あり、前記第2のエッチング処理が、前記エッチング阻
止膜を除去した状態で前記第1層をエッチングする処理
である点にある。A method of manufacturing a semiconductor device according to the present invention comprises a step of etching a part of a first layer laminated on a semiconductor substrate in a stepwise manner, and then laminating a second layer. The first feature is that the etching treatment is performed in the first
After the first etching process, which etches the layers stepwise,
The second etching process is performed to simultaneously etch the upper surface portion of the first layer and the side surface portion of the stepwise etched portion. A second feature is to limit the embodiment of the first feature, wherein the first etching treatment is performed on the first layer with the non-etched portion of the first layer covered with an etching stopper film. This is an etching process, and the second etching process is a process of etching the first layer with the etching stopper film removed.
【0005】又、本発明の半導体素子は、半導体基板上
の第1層が、それの一部に層厚方向に貫通する貫通部を
備える状態に積層され、その第1層の上部に、それの上
面及び前記貫通部の内部を覆うように第2層が積層され
たものであって、その特徴構成は、前記第1層の上面と
前記貫通部の内面との連なり部が、突曲面状に形成され
ている点にある。Further, in the semiconductor element of the present invention, the first layer on the semiconductor substrate is laminated so that a part thereof has a penetrating portion penetrating in the layer thickness direction, and the first layer is formed on the first layer. A second layer is laminated so as to cover the upper surface of the first part and the inside of the through part, and the characteristic configuration is that the continuous part of the upper surface of the first layer and the inner surface of the through part has a protruding curved surface shape. It is in the point that is formed.
【0006】[0006]
【作用】上記本発明の半導体素子製造方法の第1特徴に
よれば、半導体基板上に積層してある第1層の一部を段
状にエッチング処理する際において、先ず第1層を段状
にエッチングする第1のエッチング処理を行う。この第
1のエッチング処理を行った段階では、段状にエッチン
グされた部分の側面部は、垂直あるいは垂直に近い状態
になっており、しかも、段状部分の角部には鋭いエッジ
が形成されている。そして第1のエッチング処理の後、
第1層の上面部と、段状にエッチングされた部分の側面
部とを同時にエッチングする第2のエッチングを行う。
この第2のエッチング処理を行うと、段状部分の角部で
は鋭いエッジがとれて、段状部分は滑らかに傾きが変化
するテーパ状になる。このようにエッチング処理された
ものの上に第2層を積層すると、第2層が段状部分の角
部で不連続な状態で形成されるのを可及的に抑制でき
る。According to the first feature of the method for manufacturing a semiconductor element of the present invention, when a part of the first layer laminated on the semiconductor substrate is stepwise etched, the first layer is first stepped. A first etching process for etching is performed. At the stage where the first etching process is performed, the side surface of the step-etched portion is vertical or nearly vertical, and a sharp edge is formed at the corner of the step-shaped portion. ing. And after the first etching process,
Second etching is performed to simultaneously etch the upper surface portion of the first layer and the side surface portion of the stepwise etched portion.
When this second etching process is performed, sharp edges are removed at the corners of the stepped portion, and the stepped portion is tapered so that the inclination changes smoothly. By laminating the second layer on the thus-etched material, it is possible to suppress the second layer from being formed in a discontinuous state at the corners of the stepped portion as much as possible.
【0007】上記第2特徴によれば、先ず第1層に非エ
ッチング部をエッチング阻止膜で覆った状態で、第1の
エッチング処理を行う。この第1のエッチング処理を行
った段階では、エッチング阻止膜で覆われている非エッ
チング部はエッチングされることなく残り、エッチング
阻止膜で覆われていない部分はエッチングされて、その
結果、エッチング阻止膜で覆われている部分と覆われて
いない部分とで段差ができ、段状にエッチングされるこ
とになる。この段状にエッチングされた部分の、段状部
分の角部には鋭いエッジが形成されている。そして第1
のエッチング処理の後、エッチング阻止膜を除去して、
第2のエッチング処理を行う。この第2のエッチング処
理では、エッチング阻止膜を除去しているために、第1
のエッチング処理で、エッチングされなかった第1層の
上面部と段状にエッチングされた側面部とが、同時にエ
ッチングされることになり、この結果、段状部分の角部
では鋭いエッジがとれて、段状部分は滑らかに傾きが変
化するテーパ状になる。このようにエッチング処理され
たものの上に第2層を積層すると、第2層が段状部分の
角部で不連続な状態で形成されるのを可及的に抑制でき
る。According to the second feature, first, the first etching process is performed on the first layer with the non-etched portion covered with the etching stopper film. At the stage of performing the first etching process, the non-etched portion covered with the etching stopper film remains without being etched, and the portion not covered with the etching stopper film is etched, resulting in the etching stopper. A step is formed between the portion covered with the film and the portion not covered with the film, which results in stepwise etching. A sharp edge is formed at the corner of the stepped portion of this stepwise etched portion. And the first
After the etching process of, the etching stop film is removed,
A second etching process is performed. In the second etching process, the etching stop film is removed, so that the first etching process is performed.
In this etching process, the upper surface portion of the first layer that was not etched and the side surface portion that was stepwise etched were simultaneously etched, and as a result, sharp edges were removed at the corners of the stepped portion. The stepped portion has a tapered shape in which the inclination changes smoothly. By laminating the second layer on the thus-etched product, it is possible to suppress the second layer from being formed in a discontinuous state at the corners of the stepped portion as much as possible.
【0008】又、本発明の半導体素子の特徴構成によれ
ば、第1層の上面と貫通部の内面との連なり部が突曲面
状に形成されているため、第1層の上部に、その第1層
の上面及び貫通部の内部を覆うように積層されている第
2層の積層状態は、前記の第1層の上面と貫通部の内面
との連なり部上に積層している層厚が、他の部分に積層
している層厚に較べそれほど薄くなってしまうことなく
積層している。従って、第2層全体の積層層厚がばらつ
いたとしても、第1層の上面と貫通部の内面との連なり
部上で第2層が不連続な状態で形成されるのを可及的に
抑制できる素子構成となっている。Further, according to the characteristic structure of the semiconductor element of the present invention, since the continuous portion of the upper surface of the first layer and the inner surface of the penetrating portion is formed in a projecting curved surface, the upper portion of the first layer is The laminated state of the second layer laminated so as to cover the upper surface of the first layer and the inside of the penetrating portion depends on the thickness of the layer laminated on the continuous portion between the upper surface of the first layer and the inner surface of the penetrating portion. However, the layers are laminated without becoming so thin as compared with the layer thicknesses laminated on other portions. Therefore, even if the laminated layer thickness of the entire second layer varies, it is possible to form the second layer in a discontinuous state on the continuous portion between the upper surface of the first layer and the inner surface of the through portion. The element structure can be suppressed.
【0009】[0009]
【発明の効果】上記本発明の半導体素子製造方法の第1
特徴、若しくは、第2特徴、又は、上記発明の半導体素
子の特徴構成によれば、上記の如く、第2層が不連続な
状態で形成されるのを可及的に抑制できるため、半導体
素子の製造歩留りの低下を可及的に抑制できる。The first aspect of the method for manufacturing a semiconductor device of the present invention is as follows.
According to the feature, the second feature, or the feature configuration of the semiconductor element of the present invention, it is possible to suppress the formation of the second layer in a discontinuous state as described above, and thus the semiconductor element It is possible to suppress the decrease in the manufacturing yield of the device as much as possible.
【0010】[0010]
【実施例】本発明を半導体レーザ素子の製造工程に適用
した実施例について、図面に基づいて説明する。図1乃
至図6に示す半導体レーザ素子の製造工程の各工程にお
ける素子断面図において、先ず、図1のように、半導体
基板としてのウェハー状のn型GaAs基板1上に、M
BE法等の結晶成長法によりn型GaAsバッファ層
2、n型AlGaAsクラッド層3、アンドープAlG
aAs活性層4、p型AlGaAsクラッド層5、及
び、p型GaAsキャップ層6を順次積層し、更に、半
導体基板1上に積層した第1層としてのSiO2 絶縁膜
7をCVD法あるいはスパッタリング法等により成膜す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a manufacturing process of a semiconductor laser device will be described with reference to the drawings. In the element cross-sectional views in each step of the manufacturing process of the semiconductor laser element shown in FIGS. 1 to 6, first, as shown in FIG. 1, M on a wafer-shaped n-type GaAs substrate 1 as a semiconductor substrate,
The n-type GaAs buffer layer 2, the n-type AlGaAs cladding layer 3, and the undoped AlG are formed by the crystal growth method such as the BE method.
The aAs active layer 4, the p-type AlGaAs clad layer 5, and the p-type GaAs cap layer 6 are sequentially laminated, and the SiO 2 insulating film 7 as the first layer laminated on the semiconductor substrate 1 is further formed by the CVD method or the sputtering method. Etc. to form a film.
【0011】その後、図2のように、SiO2 絶縁膜7
上にストライプ状に除いたエッチング阻止膜としてのレ
ジスト膜8を形成する。レジスト膜8をストライプ状に
除く作業は、一様に塗布したレジスト膜をフォトリソグ
ラフィーの技術を用いてエッチング除去すれば良い。こ
のレジスト膜8を形成したものを、フッ酸系のエッチン
グ液に浸してSiO 2 絶縁膜7に対する第1のエッチン
グ処理を行う。この第1のエッチング処理が終了する
と、図3に示すように、SiO2 絶縁膜7のレジスト膜
8に覆われていないストライプ状の部分が層厚方向に貫
通する状態でエッチング除去されて貫通部Pが形成され
る。貫通部Pでは、SiO2 絶縁膜7が段状の形状にエ
ッチングされている。Then, as shown in FIG. 2, SiO2Insulation film 7
Stripped pattern on top of the layer as an etching stop film.
A dist film 8 is formed. Stripe the resist film 8
The work to remove is performed by photolithography the uniformly applied resist film.
It may be removed by etching using Ruffy's technique. This
The resist film 8 is formed by using a hydrofluoric acid-based etchant.
Soaking in SiO2 solution 2First etch for insulating film 7
Perform processing. This first etching process is completed
And, as shown in FIG.2Insulating film 7 resist film
The striped part not covered by 8 penetrates in the layer thickness direction.
The through portion P is formed by being removed by etching while passing through.
It In the penetration portion P, SiO2The insulating film 7 has a stepped shape.
Is being touched.
【0012】次に、レジスト膜8をエッチング除去し
て、再びフッ酸系のエッチング液に浸してSiO2 絶縁
膜7に対する第2のエッチング処理を行う。この際のエ
ッチング時間は、第1のエッチング処理に比べかなり短
いエッチング時間となっている。又、エッチング時間を
短くする代わりにエッチング液の濃度を薄くしても良
い。この第2のエッチング処理が終了すると、図4示す
ように、SiO2 絶縁膜7が全体的にエッチングされ
る。第2のエッチング処理前後の、SiO2 絶縁膜7の
段状にエッチングされた部分の断面形状の変化を図6に
示す。図6において、SiO2 絶縁膜7の形状は、実線
で示すエッチング前の状態から点線Bで示すエッチング
後の状態に変化する。第2のエッチング処理によって、
SiO2 絶縁膜7の段状にエッチングされた部分の角部
の鋭いエッジが除去されて、滑らかに傾きが変化するテ
ーパ状になっている。すなわち、SiO2 絶縁膜7の上
面と貫通部Pの内面との連なり部が突曲面状になってい
るのである。Next, the resist film 8 is removed by etching, and the SiO 2 insulating film 7 is subjected to a second etching treatment by immersing it again in a hydrofluoric acid-based etching solution. The etching time at this time is considerably shorter than that of the first etching process. Further, instead of shortening the etching time, the concentration of the etching solution may be reduced. When this second etching process is completed, the SiO 2 insulating film 7 is wholly etched as shown in FIG. FIG. 6 shows changes in the cross-sectional shape of the stepwise etched portion of the SiO 2 insulating film 7 before and after the second etching treatment. In FIG. 6, the shape of the SiO 2 insulating film 7 changes from the state before etching shown by the solid line to the state after etching shown by the dotted line B. By the second etching process,
The sharp edges of the corners of the stepwise etched portion of the SiO 2 insulating film 7 are removed to form a taper shape in which the inclination changes smoothly. That is, the connecting portion between the upper surface of the SiO 2 insulating film 7 and the inner surface of the penetrating portion P has a protruding curved surface shape.
【0013】第2のエッチング処理の後、図5に示すよ
うに、n型GaAs基板1側にn側電極9、SiO2 絶
縁膜7側に第2層としてp側電極10を形成する。尚、
このウェハー状態の半導体レーザ素子は、図5中の点線
Aの位置でSiO2 絶縁膜7のストライプ状に除いた部
分に平行に素子分離し、且つ、図5に示す断面と平行に
劈開することによって一個づつの素子に分離される。After the second etching treatment, as shown in FIG. 5, an n-side electrode 9 is formed on the n-type GaAs substrate 1 side and a p-side electrode 10 is formed on the SiO 2 insulating film 7 side as a second layer. still,
This semiconductor laser device in a wafer state is to be separated in parallel with the stripe-shaped portion of the SiO 2 insulating film 7 at the position of the dotted line A in FIG. 5, and cleaved in parallel with the cross section shown in FIG. Are separated into individual elements.
【0014】上記の如くして製作された半導体レーザ素
子は、SiO2 絶縁膜7の段状にエッチングされた部分
においてp側電極10が途切れてしまうことなくつなが
っているため、p側電極10のうちSiO2 絶縁膜7が
残っている部分の上部にAu線等の配線が接続されて
も、p側電極10から注入された電流は、SiO2 絶縁
膜7のストライプ状に除かれた部分を通過して活性層4
に到達してレーザ発光に寄与するのである。In the semiconductor laser device manufactured as described above, since the p-side electrode 10 is connected without interruption in the stepwise etched portion of the SiO 2 insulating film 7, the p-side electrode 10 is connected. Even if a wire such as an Au wire is connected to the upper portion of the portion where the SiO 2 insulating film 7 remains, the current injected from the p-side electrode 10 is applied to the portion of the SiO 2 insulating film 7 that is removed in a stripe shape. Pass through the active layer 4
And contributes to laser emission.
【0015】〔別実施例〕以下、別実施例を列記する。 上記実施例では、第1層7に対する第1のエッチン
グ処理及び第2のエッチング処理の両方共、エッチング
液を用いたウェットエッチングにて行っているが、第1
のエッチング処理若しくは第2のエッチング処理の何れ
か一方、又は、その両方をRIE等のドライエッチング
にて行っても良い。[Other Embodiments] Other embodiments will be listed below. In the above-described embodiment, both the first etching process and the second etching process for the first layer 7 are performed by wet etching using an etching solution.
Either or both of the etching process and the second etching process may be performed by dry etching such as RIE.
【0016】[0016]
【0017】 上記実施例では、本発明を半導体レー
ザ素子又はその製造工程に適用した場合を示している
が、SiやGaAsのIC等の他の半導体素子又はその
製造工程に適用できる。In the above embodiments, the present invention is applied to the semiconductor laser device or the manufacturing process thereof, but it can be applied to other semiconductor devices such as IC of Si or GaAs or the manufacturing process thereof.
【0018】 上記実施例では、第1層をSiO2 絶
縁膜7とし、第2層をp側電極10としているが、第1
層若しくは第2層の何れか一方、又は、その両方が半導
体層の場合にも適用できる。In the above embodiment, the first layer is the SiO 2 insulating film 7 and the second layer is the p-side electrode 10.
Either the layer or the second layer, or both of them are semiconductor layers.
【0019】尚、特許請求の範囲の項に図面との対照を
便利にするために符号を記すが、該記入により本発明は
添付図面の構成に限定されるものではない。It should be noted that reference numerals are given in the claims for convenience of comparison with the drawings, but the present invention is not limited to the configurations of the accompanying drawings by the entry.
【図1】本発明の実施例にかかる半導体レーザ素子の製
造工程の一部を示す図FIG. 1 is a diagram showing a part of a manufacturing process of a semiconductor laser device according to an embodiment of the present invention.
【図2】本発明の実施例にかかる半導体レーザ素子の製
造工程の一部を示す図FIG. 2 is a diagram showing a part of a manufacturing process of a semiconductor laser device according to an embodiment of the present invention.
【図3】本発明の実施例にかかる半導体レーザ素子の製
造工程の一部を示す図FIG. 3 is a diagram showing a part of a manufacturing process of a semiconductor laser device according to an embodiment of the present invention.
【図4】本発明の実施例にかかる半導体レーザ素子の製
造工程の一部を示す図FIG. 4 is a diagram showing a part of a manufacturing process of a semiconductor laser device according to an embodiment of the present invention.
【図5】本発明の実施例にかかる半導体レーザ素子の製
造工程の一部を示す図FIG. 5 is a diagram showing a part of a manufacturing process of a semiconductor laser device according to an embodiment of the present invention.
【図6】本発明の実施例にかかる半導体レーザ素子の製
造工程における部分拡大図FIG. 6 is a partial enlarged view in a manufacturing process of a semiconductor laser device according to an embodiment of the present invention.
1 半導体基板 7 第1層 10 第2層 1 Semiconductor Substrate 7 First Layer 10 Second Layer
Claims (3)
(7)の一部を段状にエッチング処理した後、第2層
(10)を積層する半導体素子製造方法であって、 前記エッチング処理を、前記第1層(7)を段状にエッ
チングする第1のエッチング処理の後、前記第1層
(7)の上面部と、前記段状にエッチングされた部分の
側面部とを同時にエッチングする第2のエッチング処理
をして行う半導体素子製造方法。1. A method for manufacturing a semiconductor device, comprising a step of etching a part of a first layer (7) laminated on a semiconductor substrate (1) and then laminating a second layer (10), After the first etching process of etching the first layer (7) stepwise, the upper surface portion of the first layer (7) and the side surface portion of the stepped portion are etched. A method of manufacturing a semiconductor device, which comprises performing a second etching process of etching at the same time.
層の非エッチング部をエッチング阻止膜(8)で覆った
状態で前記第1層(7)をエッチングする処理であり、
前記第2のエッチング処理が、前記エッチング阻止膜
(8)を除去した状態で前記第1層(7)をエッチング
する処理である請求項1記載の半導体素子製造方法。2. The first etching process is the first etching process.
A process of etching the first layer (7) with the non-etched portion of the layer covered with an etching stop film (8),
The method of manufacturing a semiconductor device according to claim 1, wherein the second etching process is a process of etching the first layer (7) with the etching stopper film (8) removed.
それの一部に層厚方向に貫通する貫通部(P)を備える
状態に積層され、その第1層(7)の上部に、それの上
面及び前記貫通部(P)の内部を覆うように第2層(1
0)が積層された半導体素子であって、 前記第1層(7)の上面と前記貫通部(P)の内面との
連なり部が、突曲面状に形成されている半導体素子。3. The first layer (7) on the semiconductor substrate (1) comprises:
It is laminated so that a part of it has a penetrating part (P) penetrating in the layer thickness direction, and the upper surface of the first layer (7) and the inside of the penetrating part (P) are covered with it. Second layer (1
0) is a laminated semiconductor device, wherein the continuous portion of the upper surface of the first layer (7) and the inner surface of the penetrating portion (P) is formed into a protruding curved surface.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19176392A JPH0637070A (en) | 1992-07-20 | 1992-07-20 | Manufacture of semiconductor device and semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP19176392A JPH0637070A (en) | 1992-07-20 | 1992-07-20 | Manufacture of semiconductor device and semiconductor element |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0637070A true JPH0637070A (en) | 1994-02-10 |
Family
ID=16280112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP19176392A Pending JPH0637070A (en) | 1992-07-20 | 1992-07-20 | Manufacture of semiconductor device and semiconductor element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0637070A (en) |
-
1992
- 1992-07-20 JP JP19176392A patent/JPH0637070A/en active Pending
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