JPH06350049A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06350049A JPH06350049A JP5137385A JP13738593A JPH06350049A JP H06350049 A JPH06350049 A JP H06350049A JP 5137385 A JP5137385 A JP 5137385A JP 13738593 A JP13738593 A JP 13738593A JP H06350049 A JPH06350049 A JP H06350049A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】キャパシタ構造の絶縁膜の絶縁性の信頼性を良
好に確保する。 【構成】半導体基板上に順次積層されて絶縁膜を挟んだ
一対の電極からなりかつ前記一対の電極のうち少なくと
も前記基板に近い側が多結晶シリコンからなるキャパシ
タ構造を有してなり、前記多結晶シリコン膜の前記絶縁
膜と接する面を除く領域の少なくとも一部にゲッターサ
イトを設けたことを特徴とする。
好に確保する。 【構成】半導体基板上に順次積層されて絶縁膜を挟んだ
一対の電極からなりかつ前記一対の電極のうち少なくと
も前記基板に近い側が多結晶シリコンからなるキャパシ
タ構造を有してなり、前記多結晶シリコン膜の前記絶縁
膜と接する面を除く領域の少なくとも一部にゲッターサ
イトを設けたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にキャパ
シタ構造を得る半導体装置およびその製造方法に関す
る。
シタ構造を得る半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】上記キャパシタ構造として、例えばＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）で
使われる電極間の絶縁膜や、ＥＰＲＯＭ（紫外線消去型
プログラマブル・リード・オンリ・メモリ）で使われる
フローティングゲート上の絶縁膜は、外部からの汚染に
対して、非常に敏感であることが知られている。つま
り、上記絶縁膜を作るときとか、この絶縁膜を形成した
後にこの絶縁膜の汚染（Ｎａ、重金属などで）がある
と、この絶縁膜の絶縁性が良好に保てなくなる。
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）で
使われる電極間の絶縁膜や、ＥＰＲＯＭ（紫外線消去型
プログラマブル・リード・オンリ・メモリ）で使われる
フローティングゲート上の絶縁膜は、外部からの汚染に
対して、非常に敏感であることが知られている。つま
り、上記絶縁膜を作るときとか、この絶縁膜を形成した
後にこの絶縁膜の汚染（Ｎａ、重金属などで）がある
と、この絶縁膜の絶縁性が良好に保てなくなる。
【０００３】従来の技術で上記キャパシタ構造を得る場
合、ＣＶＤ法で形成した多結晶シリコン膜上に、熱酸化
法やＣＶＤ法で上記絶縁膜を形成するが、この技術で
は、外部からとか、多結晶シリコン上とかのＮａや重金
属の汚染で、上記絶縁膜の高信頼性を確保することは非
常に困難であった。
合、ＣＶＤ法で形成した多結晶シリコン膜上に、熱酸化
法やＣＶＤ法で上記絶縁膜を形成するが、この技術で
は、外部からとか、多結晶シリコン上とかのＮａや重金
属の汚染で、上記絶縁膜の高信頼性を確保することは非
常に困難であった。
【０００４】図７は、上記従来のキャパシタ構造の一例
としての不揮発性メモリの断面構造を示し、図８は、図
７のａ−ａ´線に沿う酸素濃度−深さの関係を示す特性
図である。
としての不揮発性メモリの断面構造を示し、図８は、図
７のａ−ａ´線に沿う酸素濃度−深さの関係を示す特性
図である。
【０００５】図７において１はＰ型のシリコン基板、２
はフィールド酸化膜、３は第１の酸化膜（ゲート酸化
膜）、４は第１の多結晶シリコン膜（フローティングゲ
ート）、５は第２の酸化膜、６は第２の多結晶シリコン
膜（コントロールゲート）である。図７において上記絶
縁性の問題が問われるのは、特に第２の酸化膜５の部分
である。この図７においては、図８に示される如く酸素
濃度は、点Ｃの値で示されるように、深さ方向に対して
一定濃度になっている。
はフィールド酸化膜、３は第１の酸化膜（ゲート酸化
膜）、４は第１の多結晶シリコン膜（フローティングゲ
ート）、５は第２の酸化膜、６は第２の多結晶シリコン
膜（コントロールゲート）である。図７において上記絶
縁性の問題が問われるのは、特に第２の酸化膜５の部分
である。この図７においては、図８に示される如く酸素
濃度は、点Ｃの値で示されるように、深さ方向に対して
一定濃度になっている。
【０００６】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、上記キャパシタ構造の絶縁膜の絶
縁性の信頼性を良好に確保できる半導体装置およびその
製造方法を提供するものである。
みてなされたもので、上記キャパシタ構造の絶縁膜の絶
縁性の信頼性を良好に確保できる半導体装置およびその
製造方法を提供するものである。
【０００７】
【課題を解決するための手段と作用】本発明は、半導体
基板上に順次積層されて絶縁膜を挟んだ一対の電極から
なりかつ前記一対の電極のうち少なくとも前記基板に近
い側が多結晶シリコンからなるキャパシタ構造を有し、
前記多結晶シリコン膜の前記絶縁膜と接する面を除く領
域の少なくとも一部にゲッターサイトを設けたことを特
徴とする。
基板上に順次積層されて絶縁膜を挟んだ一対の電極から
なりかつ前記一対の電極のうち少なくとも前記基板に近
い側が多結晶シリコンからなるキャパシタ構造を有し、
前記多結晶シリコン膜の前記絶縁膜と接する面を除く領
域の少なくとも一部にゲッターサイトを設けたことを特
徴とする。
【０００８】すなわち本発明は、特に基板に近い側に、
多結晶シリコンよりなる電極を形成する際、この電極の
多結晶シリコン膜に、あらかじめ酸素濃度の高い層と
か、燐が過剰な層とか、イオン注入によるダメージ層な
どによるゲッターサイトを形成しておくことで、外部あ
るいは内部からのＮａとか重金属などの汚染をゲッター
するもので、このことにより、上記絶縁膜の絶縁性を良
好に保持する。この時上記ゲッターサイトは、上記絶縁
膜の汚染によるＭＯＳトランジスタのしきい値電圧変動
や、フローティングゲートの電荷保持特性の劣化防止な
どにも、同時に寄与するものである。
多結晶シリコンよりなる電極を形成する際、この電極の
多結晶シリコン膜に、あらかじめ酸素濃度の高い層と
か、燐が過剰な層とか、イオン注入によるダメージ層な
どによるゲッターサイトを形成しておくことで、外部あ
るいは内部からのＮａとか重金属などの汚染をゲッター
するもので、このことにより、上記絶縁膜の絶縁性を良
好に保持する。この時上記ゲッターサイトは、上記絶縁
膜の汚染によるＭＯＳトランジスタのしきい値電圧変動
や、フローティングゲートの電荷保持特性の劣化防止な
どにも、同時に寄与するものである。
【０００９】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は、本発明の第１実施例を示すが、これは図７
の従来例に対応させた場合の例であるから、対応箇所に
は同一符号を用いる。
る。図１は、本発明の第１実施例を示すが、これは図７
の従来例に対応させた場合の例であるから、対応箇所に
は同一符号を用いる。
【００１０】まず図１（ａ）に示される如く、Ｐ型のシ
リコン基板１を、素子分離工程を通してフィールド酸化
膜２を形成後、フィールド酸化膜２が形成されていない
領域の基板１を、ＮＨ4 Ｆ溶液とＨＦ溶液の混合溶液に
よって露出させる。
リコン基板１を、素子分離工程を通してフィールド酸化
膜２を形成後、フィールド酸化膜２が形成されていない
領域の基板１を、ＮＨ4 Ｆ溶液とＨＦ溶液の混合溶液に
よって露出させる。
【００１１】次に図１（ｂ）に示される如く、一部が露
出した基板１を、９００℃のＨＣｌが添加された酸素雰
囲気で酸化することにより、２００オングストロームの
酸化膜３を形成し、引き続きＬＰＣＶＤ法により６００
℃程度の温度で、２０００オングストロームの多結晶シ
リコン膜４を堆積により形成する。
出した基板１を、９００℃のＨＣｌが添加された酸素雰
囲気で酸化することにより、２００オングストロームの
酸化膜３を形成し、引き続きＬＰＣＶＤ法により６００
℃程度の温度で、２０００オングストロームの多結晶シ
リコン膜４を堆積により形成する。
【００１２】次に図１（ｃ）に示される如く、多結晶シ
リコン膜４に、加速電圧３０ｋＶ、ドーズ量１×１０15
ａｔｏｍｓ／ｃｍ2 の条件で、ゲッターサイトを得る
ための酸素原子１１をイオン注入する。
リコン膜４に、加速電圧３０ｋＶ、ドーズ量１×１０15
ａｔｏｍｓ／ｃｍ2 の条件で、ゲッターサイトを得る
ための酸素原子１１をイオン注入する。
【００１３】図１（ｄ）に示される如く、上記酸素原子
１１のイオン注入で、酸素原子によるゲッターサイト１
０となる部分が形成される。そして多結晶シリコン膜４
の抵抗を下げるために、８５０℃のＰＯＣｌ3 雰囲気中
で加熱することにより燐をドーピングし、また通常のリ
ソグラフィー法と反応性イオンエッチングによって、フ
ローティングゲートとなる多結晶シリコン膜４を図示の
ごとく加工する。
１１のイオン注入で、酸素原子によるゲッターサイト１
０となる部分が形成される。そして多結晶シリコン膜４
の抵抗を下げるために、８５０℃のＰＯＣｌ3 雰囲気中
で加熱することにより燐をドーピングし、また通常のリ
ソグラフィー法と反応性イオンエッチングによって、フ
ローティングゲートとなる多結晶シリコン膜４を図示の
ごとく加工する。
【００１４】引き続き図２に示される如く、１０００℃
のＮ2 とＯ2 の混合雰囲気で酸化することにより、酸化
膜５を形成した後、コントロールゲートとなる多結晶シ
リコン膜６を堆積により形成するものである。。
のＮ2 とＯ2 の混合雰囲気で酸化することにより、酸化
膜５を形成した後、コントロールゲートとなる多結晶シ
リコン膜６を堆積により形成するものである。。
【００１５】図３は、図２のｂ−ｂ´線に沿う酸素濃度
特性図であり、より酸素が高濃度となった部分ｄはゲッ
ターサイト１０の部分に対応し、このゲッターサイト１
０は、そのまわり、特に酸化膜５の部分の汚染物質（Ｎ
ａ、重金属など）を引き込むようにしてゲッタリングす
るから、酸化膜５の絶縁性を良好に保持できるものであ
る。また、例えばＥＰＲＯＭのフローティングゲートに
相当する部分に本発明を適用すると、従来技術では、高
温放置試験（データを書き込んだ状態、つまり電荷がフ
ローティングゲートに蓄積された状態において３００℃
の温度で放置し、電荷の抜け具合を調べる試験のこと。
酸化膜の膜質が悪くなると、この試験で、例えば５０％
の電荷抜けを生じるのに必要な時間が短くなる。）で５
０％の電荷抜けが生じるのに６０時間であったものが、
本発明では１６８時間以上と大幅に向上した。
特性図であり、より酸素が高濃度となった部分ｄはゲッ
ターサイト１０の部分に対応し、このゲッターサイト１
０は、そのまわり、特に酸化膜５の部分の汚染物質（Ｎ
ａ、重金属など）を引き込むようにしてゲッタリングす
るから、酸化膜５の絶縁性を良好に保持できるものであ
る。また、例えばＥＰＲＯＭのフローティングゲートに
相当する部分に本発明を適用すると、従来技術では、高
温放置試験（データを書き込んだ状態、つまり電荷がフ
ローティングゲートに蓄積された状態において３００℃
の温度で放置し、電荷の抜け具合を調べる試験のこと。
酸化膜の膜質が悪くなると、この試験で、例えば５０％
の電荷抜けを生じるのに必要な時間が短くなる。）で５
０％の電荷抜けが生じるのに６０時間であったものが、
本発明では１６８時間以上と大幅に向上した。
【００１６】図４は、本発明の第２実施例を示す。この
図においても、前実施例と対応する箇所には、同一符号
を用いる。この図４の実施例は、スタック型キャパシタ
を有したＤＲＡＭを得る場合の例である。
図においても、前実施例と対応する箇所には、同一符号
を用いる。この図４の実施例は、スタック型キャパシタ
を有したＤＲＡＭを得る場合の例である。
【００１７】まず図４（ａ）のごとく、素子分離工程を
通して素子分離用酸化膜２を形成した後、基板全面を９
００℃のＨＣｌを含んだ酸素雰囲気で酸化を行うことに
より、２００オングストロームの酸化膜３を形成する。
通して素子分離用酸化膜２を形成した後、基板全面を９
００℃のＨＣｌを含んだ酸素雰囲気で酸化を行うことに
より、２００オングストロームの酸化膜３を形成する。
【００１８】次に図４（ｂ）に示すようにＬＰＣＶＤ法
で、２０００オングストロームの多結晶シリコン膜９
を、堆積により形成し、引き続き９００℃のＰＯＣｌ3
雰囲気で加熱を行うことにより、燐を多結晶シリコン膜
９にドーピングする。この多結晶シリコン膜９は、後に
形成されるキャパシタ構造に対して、データ（電荷）の
書き込み／読み出しを行うトランスファゲートのゲート
電極となる部分である。その後、基板全面９００℃の酸
素雰囲気で加熱を行うことにより、２００オングストロ
ームの酸化膜７を形成する。
で、２０００オングストロームの多結晶シリコン膜９
を、堆積により形成し、引き続き９００℃のＰＯＣｌ3
雰囲気で加熱を行うことにより、燐を多結晶シリコン膜
９にドーピングする。この多結晶シリコン膜９は、後に
形成されるキャパシタ構造に対して、データ（電荷）の
書き込み／読み出しを行うトランスファゲートのゲート
電極となる部分である。その後、基板全面９００℃の酸
素雰囲気で加熱を行うことにより、２００オングストロ
ームの酸化膜７を形成する。
【００１９】次に図４（ｃ）に示すごとく、ＣＶＤ法で
基板全面にシリコン酸化膜８を堆積させた後、９００℃
のＮ2 雰囲気で加熱する。その後、リソグラフィー法と
反応性イオンエッチング法によって、シリコン酸化膜
８、３の一部を開孔し、その部分の基板１を露出させ
る。
基板全面にシリコン酸化膜８を堆積させた後、９００℃
のＮ2 雰囲気で加熱する。その後、リソグラフィー法と
反応性イオンエッチング法によって、シリコン酸化膜
８、３の一部を開孔し、その部分の基板１を露出させ
る。
【００２０】次に図４（ｄ）のごとく、基板全面に、Ｌ
ＰＣＶＤ法で２０００オングストロームの多結晶シリコ
ン膜４を堆積させ、加速電圧３０ｋＶ、ドーズ量１×１
０15ａｔｏｍｓ／ｃｍ2 の条件で、ゲッターサイトを得
るための酸素原子１１をイオン注入する。
ＰＣＶＤ法で２０００オングストロームの多結晶シリコ
ン膜４を堆積させ、加速電圧３０ｋＶ、ドーズ量１×１
０15ａｔｏｍｓ／ｃｍ2 の条件で、ゲッターサイトを得
るための酸素原子１１をイオン注入する。
【００２１】次に図５のごとく、多結晶シリコン膜４
に、加速電圧３０ｋＶ、ドーズ量１×１０15 ａｔｏｍ
ｓ／ｃｍ2 の条件で、ヒ素原子をイオン注入する。８５
０℃のＮ2 雰囲気で加熱してヒ素を活性化させた後、リ
ソグラフィー法と反応性イオンエッチング法によって、
多結晶シリコン膜４を加工し、さらに９００℃の酸化雰
囲気で１００オングストロームの酸化膜５を形成し、そ
の酸化膜５の上に多結晶シリコン膜６を形成する。
に、加速電圧３０ｋＶ、ドーズ量１×１０15 ａｔｏｍ
ｓ／ｃｍ2 の条件で、ヒ素原子をイオン注入する。８５
０℃のＮ2 雰囲気で加熱してヒ素を活性化させた後、リ
ソグラフィー法と反応性イオンエッチング法によって、
多結晶シリコン膜４を加工し、さらに９００℃の酸化雰
囲気で１００オングストロームの酸化膜５を形成し、そ
の酸化膜５の上に多結晶シリコン膜６を形成する。
【００２２】図６は、図５のｃ−ｃ´線に沿う酸素濃度
特性図であり、より酸素が高濃度となった部分ｄはゲッ
ターサイト１０の部分に対応し、このゲッターサイト１
０は、そのまわり、特に酸化膜５の部分の汚染物質（Ｎ
ａ、重金属など）を引き込むようにしてゲッタリングす
るから、酸化膜５の絶縁性を良好に保持できるものであ
る。
特性図であり、より酸素が高濃度となった部分ｄはゲッ
ターサイト１０の部分に対応し、このゲッターサイト１
０は、そのまわり、特に酸化膜５の部分の汚染物質（Ｎ
ａ、重金属など）を引き込むようにしてゲッタリングす
るから、酸化膜５の絶縁性を良好に保持できるものであ
る。
【００２３】以上の実施例では、ゲッターサイト１０を
得るのに、酸素原子のイオン注入法を用いたが、これの
みに限られず、これを例えば多結晶シリコンを堆積中に
酸素量を制御して、酸素濃度の高い層を途中で形成して
もよい。また堆積温度により酸素濃度が上下するので、
例えば６００℃程度のＬＰＣＶＤ法で、酸素濃度の低い
１０００オングストロームの多結晶シリコン膜を堆積形
成した後、５５０℃程度のＬＰＣＶＤ法で、酸素濃度の
高い１００オングストロームの多結晶シリコン膜を堆積
し、さらに６００℃程度の温度のＬＰＣＶＤ法により、
酸素濃度の低い９００オングストロームの多結晶シリコ
ン膜を堆積する方法を用いてもよい。
得るのに、酸素原子のイオン注入法を用いたが、これの
みに限られず、これを例えば多結晶シリコンを堆積中に
酸素量を制御して、酸素濃度の高い層を途中で形成して
もよい。また堆積温度により酸素濃度が上下するので、
例えば６００℃程度のＬＰＣＶＤ法で、酸素濃度の低い
１０００オングストロームの多結晶シリコン膜を堆積形
成した後、５５０℃程度のＬＰＣＶＤ法で、酸素濃度の
高い１００オングストロームの多結晶シリコン膜を堆積
し、さらに６００℃程度の温度のＬＰＣＶＤ法により、
酸素濃度の低い９００オングストロームの多結晶シリコ
ン膜を堆積する方法を用いてもよい。
【００２４】また実施例では、酸素をイオン注入法によ
り注入していたが、これを燐原子に置き換えてもよい。
さらには、例えば６００℃程度のＬＰＣＶＤ法で１００
０オングストロームの低燐濃度の多結晶シリコン膜を堆
積した後、６００℃程度のＬＰＣＶＤ法で１００オング
ストロームの燐が過剰にドーピングされた多結晶シリコ
ン膜を堆積し、さらに６００℃程度の温度のＬＰＣＶＤ
法で９００オングストロームの低燐濃度の多結晶シリコ
ン膜を堆積する方法を用いてもよい。
り注入していたが、これを燐原子に置き換えてもよい。
さらには、例えば６００℃程度のＬＰＣＶＤ法で１００
０オングストロームの低燐濃度の多結晶シリコン膜を堆
積した後、６００℃程度のＬＰＣＶＤ法で１００オング
ストロームの燐が過剰にドーピングされた多結晶シリコ
ン膜を堆積し、さらに６００℃程度の温度のＬＰＣＶＤ
法で９００オングストロームの低燐濃度の多結晶シリコ
ン膜を堆積する方法を用いてもよい。
【００２５】また、酸素や燐原子をイオン注入するだけ
てけなく、Ａｒ（アルゴン）原子などをイオン注入する
ことで、多結晶シリコン膜中にダメージ層を形成しても
よい。また、上記ゲッターサイトは、キャパシタ構造の
半導体基板に対して近い側の多結晶シリコン膜に設ける
のが必須要件であるが、上記基板に対して遠い側の多結
晶シリコン膜にも設けてもよい。その他本発明の要旨を
逸脱しない範囲で、種々の応用が可能であること勿論で
ある。
てけなく、Ａｒ（アルゴン）原子などをイオン注入する
ことで、多結晶シリコン膜中にダメージ層を形成しても
よい。また、上記ゲッターサイトは、キャパシタ構造の
半導体基板に対して近い側の多結晶シリコン膜に設ける
のが必須要件であるが、上記基板に対して遠い側の多結
晶シリコン膜にも設けてもよい。その他本発明の要旨を
逸脱しない範囲で、種々の応用が可能であること勿論で
ある。
【００２６】
【発明の効果】以上説明したごとく本発明によれば、キ
ャパシタ構造の絶縁膜の絶縁性の信頼性を良好に確保で
きる半導体装置が得られる。しかもこの時同時に、ゲッ
ターサイトは、上記絶縁膜の汚染によるＭＯＳトランジ
スタのしきい値電圧変動や、フローティングゲートの電
荷保持特性の劣化防止などにも、同時に寄与するもので
ある。
ャパシタ構造の絶縁膜の絶縁性の信頼性を良好に確保で
きる半導体装置が得られる。しかもこの時同時に、ゲッ
ターサイトは、上記絶縁膜の汚染によるＭＯＳトランジ
スタのしきい値電圧変動や、フローティングゲートの電
荷保持特性の劣化防止などにも、同時に寄与するもので
ある。
【図１】本発明の一実施例を示す製造工程説明図。
【図２】同工程の最終段階で得られた半導体装置の構成
を示す断面図。
を示す断面図。
【図３】図２のｂ−ｂ´線に沿う多結晶シリコン中の酸
素濃度プロファイルを示す図。
素濃度プロファイルを示す図。
【図４】本発明の他の実施例を示す製造工程説明図。
【図５】同工程の最終段階で得られた半導体装置の構成
を示す断面図。
を示す断面図。
【図６】図５のｃ−ｃ´線に沿う多結晶シリコン中の酸
素濃度プロファイルを示す図。
素濃度プロファイルを示す図。
【図７】従来装置の構成を示す断面図。
【図８】図７のａ−ａ´線に沿う多結晶シリコン中の酸
素濃度プロファイルを示す図。
素濃度プロファイルを示す図。
１…Ｐ型シリコン基板、２…フィールド酸化膜、３…酸
化膜、４…多結晶シリコン膜、５…酸化膜、６…多結晶
シリコン膜、７…酸化膜、８…シリコン酸化膜、９…多
結晶シリコン膜、１０…ゲッターサイト。
化膜、４…多結晶シリコン膜、５…酸化膜、６…多結晶
シリコン膜、７…酸化膜、８…シリコン酸化膜、９…多
結晶シリコン膜、１０…ゲッターサイト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/322 Ｊ 8617−4Ｍ 27/04 Ｃ 8832−4Ｍ 27/115 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１
Claims (15)
- 【請求項１】半導体基板上に順次積層されて絶縁膜を挟
んだ一対の電極からなりかつ前記一対の電極のうち少な
くとも前記基板に近い側が多結晶シリコンからなるキャ
パシタ構造を有してなり、前記多結晶シリコン膜の前記
絶縁膜と接する面を除く領域の少なくとも一部にゲッタ
ーサイトを設けたことを特徴とする半導体装置。 - 【請求項２】前記ゲッターサイトを、酸素が過剰に入っ
た層として形成した請求項１に記載の半導体装置。 - 【請求項３】前記ゲッターサイトを設けた多結晶シリコ
ン膜として、酸素濃度が低い多結晶シリコン膜と、酸素
濃度が高い多結晶シリコン膜と、酸素濃度が低い多結晶
シリコン膜との積層構造を用いた請求項１に記載の半導
体装置。 - 【請求項４】前記ゲッターサイトを、燐が過剰に入った
層として形成した請求項１に記載の半導体装置。 - 【請求項５】前記ゲッターサイトを設けた多結晶シリコ
ン膜として、燐濃度が低い多結晶シリコン膜と、燐濃度
が高い多結晶シリコン膜と、燐濃度が低い多結晶シリコ
ン膜との積層構造を用いた請求項１に記載の半導体装
置。 - 【請求項６】前記ゲッターサイトを、ダメージ層として
形成した請求項１に記載の半導体装置。 - 【請求項７】前記キャパシタ構造は、前記半導体基板上
の他の絶縁膜上に設けられた請求項１に記載の半導体装
置。 - 【請求項８】半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に多結晶シリコン膜を設ける
工程、および前記多結晶シリコン膜にゲッターサイトを
設ける工程と、前記多結晶シリコン膜上に第２の絶縁膜
を設ける工程と、前記第２の絶縁膜上に、この第２の絶
縁膜および前記多結晶シリコンとでキャパシタ構造を得
る電極層を設ける工程とを具備したことを特徴とする半
導体装置の製造方法。 - 【請求項９】前記ゲッターサイトを、酸素が過剰に入っ
た層として形成する請求項８に記載の半導体装置の製造
方法。 - 【請求項１０】前記ゲッターサイトを設けた多結晶シリ
コン膜を形成する方法として、多結晶シリコンを堆積中
に、酸素量を制御して、酸素濃度の高い層を途中で形成
する請求項８に記載の半導体装置の製造方法。 - 【請求項１１】前記ゲッターサイトを設けた多結晶シリ
コン膜を形成する方法として、この多結晶シリコン膜を
堆積形成する際に、温度差を与えることにより、酸素濃
度が過剰に高い部分を設ける請求項８に記載の半導体装
置の製造方法。 - 【請求項１２】前記ゲッターサイトを、燐が過剰に入っ
た層として形成する請求項８に記載の半導体装置の製造
方法。 - 【請求項１３】前記ゲッターサイトを設けた多結晶シリ
コン膜を形成する方法として、多結晶シリコンを堆積中
に、燐の量を制御して、燐濃度の高い層を途中で形成す
る請求項８に記載の半導体装置の製造方法。 - 【請求項１４】前記ゲッターサイトを、ダメージ層とし
て形成する請求項８に記載の半導体装置の製造方法。 - 【請求項１５】前記ゲッターサイトを、該ゲッターサイ
トを得る原子のイオン注入法で設ける請求項８に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13738593A JP3253759B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13738593A JP3253759B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350049A true JPH06350049A (ja) | 1994-12-22 |
| JP3253759B2 JP3253759B2 (ja) | 2002-02-04 |
Family
ID=15197456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13738593A Expired - Fee Related JP3253759B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253759B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246394A (ja) * | 2001-02-16 | 2002-08-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2002246395A (ja) * | 2001-02-16 | 2002-08-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN106298979A (zh) * | 2015-05-19 | 2017-01-04 | 北大方正集团有限公司 | 多晶硅电容及制造方法 |
-
1993
- 1993-06-08 JP JP13738593A patent/JP3253759B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2002246394A (ja) * | 2001-02-16 | 2002-08-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2002246395A (ja) * | 2001-02-16 | 2002-08-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN106298979A (zh) * | 2015-05-19 | 2017-01-04 | 北大方正集团有限公司 | 多晶硅电容及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3253759B2 (ja) | 2002-02-04 |
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