JPH06324226A - Waveguide device and its production - Google Patents
Waveguide device and its productionInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は突合わせ接続構造を有す
る導波路型デバイスとその製造方法に関し、更に詳しく
は、接続面における光の散乱損失が少ない導波路型デバ
イスとそれを製造する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a waveguide type device having a butt connection structure and a method for manufacturing the same, and more particularly to a waveguide type device having a small light scattering loss at a connection surface and a method for manufacturing the same. .
【0002】[0002]
【従来の技術】導波路型光デバイスの中には、半導体光
アンプと導波路の接続が必要な場合があり、例えば、図
10で示した構造のものがある。このデバイスは、同一
の基板1の上に共通クラッド2が成膜され、この共通ク
ラッド2の上に所定の層構造をなす第1導波路部Aと、
別の層構造を有する第2導波路部B,Bとが互いの接続
面A1 ,A2 において突合わせ接続された構造になって
いる。2. Description of the Related Art Some waveguide type optical devices require a connection between a semiconductor optical amplifier and a waveguide. For example, there is a structure shown in FIG. In this device, a common cladding 2 is formed on the same substrate 1, and a first waveguide portion A having a predetermined layer structure is formed on the common cladding 2.
The second waveguide portions B, B having another layer structure are butt-connected to each other at their connection surfaces A 1 , A 2 .
【0003】このデバイスは通常、次のようにして製造
されている。すなわち、図11で示したように、まず基
板1の上に図10で示した第1導波路部Aと同じ層構造
となるように所定の半導体を積層したのち、形成すべき
第1導波路部Aの平面パターンに対応してその表面に例
えばSiO2 から成るマスク3を成膜する。This device is usually manufactured as follows. That is, as shown in FIG. 11, first, a predetermined semiconductor is laminated on the substrate 1 so as to have the same layer structure as that of the first waveguide portion A shown in FIG. A mask 3 made of, for example, SiO 2 is formed on the surface corresponding to the plane pattern of the portion A.
【0004】ついで、このSiO2 膜3をマスクにして
第1導波路部A以外の部分を全てエッチング除去するこ
とにより、共通下部クラッド2の表面2aを露出させる
(図12)。そして、この露出表面2aの上にマスク3
を成長防止用マスクとして別の層構造の第2導波路部を
形成したのち、マスクを除去することにより図10で示
した突合わせ構造のデバイスが製造される。Next, the surface 2a of the common lower cladding 2 is exposed by etching away all the portions except the first waveguide portion A using the SiO 2 film 3 as a mask (FIG. 12). Then, a mask 3 is formed on the exposed surface 2a.
After forming the second waveguide portion having another layer structure using as a growth prevention mask, the mask is removed to manufacture the device having the butt structure shown in FIG.
【0005】このようにして製造されるデバイスにおい
て重要なことは、図12で示したエッチング時に、第1
導波路部Aの接続面A1 ,A2 が平坦な垂直面として形
成されることである。この接続面A1 ,A2 が上方にい
くほど狭幅になるような傾斜面になっていると、共通下
部クラッドの露出表面2aに第2導波路部B,Bの構成
材料を積層するときに、接続面A1 ,A2 の上にも上記
構成材料が堆積し、その結果、その部分で伝搬光の分布
が異なってきて接続損失の増大を引き起こすからであ
る。What is important in the device manufactured in this way is that when the etching shown in FIG.
That is, the connection surfaces A 1 and A 2 of the waveguide portion A are formed as flat vertical surfaces. When the connecting surfaces A 1 and A 2 are inclined so that the width becomes narrower as they go upward, when the constituent materials of the second waveguide parts B and B are laminated on the exposed surface 2a of the common lower clad. In addition, the above-mentioned constituent materials are deposited also on the connection surfaces A 1 and A 2 , and as a result, the distribution of propagating light is different at that portion, which causes an increase in connection loss.
【0006】また、接続面A1 ,A2 が上方にいくほど
広幅になるような傾斜面になっていると、接続面はひさ
しで覆われたような状態になるため、第1導波路部の基
部の近傍には、形成すべき第2導波路部B,Bの構成材
料が堆積しない、または他の部分より薄く堆積するとい
うような問題が起こって同じく接続損失の増大を引き起
こすからである(Journal of Electronics Materials,
vol 19, No.11, 1990参照)。Further, if the connecting surfaces A 1 and A 2 are inclined so that the width becomes wider toward the upper side, the connecting surface is covered with a canopy, so that the first waveguide portion is formed. This is because the problem that the constituent material of the second waveguide portions B, B to be formed is not deposited in the vicinity of the base portion of or is deposited thinner than the other portions, which also causes an increase in connection loss. (Journal of Electronics Materials,
See vol 19, No. 11, 1990).
【0007】更に、上記デバイスでは、第1導波路部A
と第2導波路部B,Bとの突合わせ接続時における相対
位置は、第2導波路部B,Bを形成する前のエッチング
深さの精度と接続面A1 ,A2 の平坦性によって規定さ
れる。従来、このエッチング処理は、所定のエッチャン
トを用いたウェットエッチング法だけで共通クラッド2
の上における第2導波路部に相当する部分を全てエッチ
ング除去するか、または、反応性イオンエッチング法
(RIE)や反応性イオンビームエッチング法(RIB
E)などのドライエッチング法で共通クラッド2の表面
近傍まで浅くエッチング除去したのち、つぎにウェット
エッチング法で残余の部分をエッチング除去して共通ク
ラッド2の表面2aを露出させるという方法が採用され
ている。Further, in the above device, the first waveguide portion A
The relative position at the time of the butt connection between the second waveguide portions B and B depends on the accuracy of the etching depth before forming the second waveguide portions B and B and the flatness of the connection surfaces A 1 and A 2 . Stipulated. Conventionally, this etching process is performed only by the wet etching method using a predetermined etchant.
The portion corresponding to the second waveguide portion on the top is removed by etching, or the reactive ion etching method (RIE) or the reactive ion beam etching method (RIB) is used.
A method is employed in which the surface 2a of the common clad 2 is exposed by shallowly etching and removing it to the vicinity of the surface of the common clad 2 by a dry etching method such as E) and then etching the remaining portion by a wet etching method. There is.
【0008】[0008]
【発明が解決しようとする課題】ところで、全てをウェ
ットエッチング法で行うと、第1導波路部Aの部分に形
成される接続面A1 ,A2 は全ての領域でその面方位が
垂直面になっているとは限らないので、結局、第2導波
路部との突合わせ接続状態においては、面方位が垂直面
である個所でしか接続しにくいという問題が発生する。By the way, if all are performed by the wet etching method, the connection planes A 1 and A 2 formed in the portion of the first waveguide portion A have vertical plane orientations in all regions. Therefore, in the butt connection state with the second waveguide portion, the problem that connection is difficult only at a portion where the plane orientation is a vertical plane eventually occurs.
【0009】また第1導波路部の層構造が多層構造であ
る場合には、各層のエッチング除去にはそれぞれの層に
有効なエッチャントを選択して用いることが必要であ
り、更には、それらのエッチャントの横方向におけるエ
ッチング速度が異なる場合、形成される接続面A1 ,A
2 は全体として垂直面になるとはいえ、しかし、その接
続面A1 ,A2 では各層の端部が凹凸状態で存在するた
め、この接続面A1 ,A 2 は全体として平坦な面になら
ないという問題も生ずる。The layer structure of the first waveguide portion is a multilayer structure.
When removing each layer,
It is necessary to select and use a valid etchant
In addition, the horizontal direction of those etchants
Connecting surface A formed when the etching speed is different1, A
2Is a vertical plane as a whole, but
Continuation A1, A2Then, the edges of each layer are uneven.
Therefore, this connection surface A1, A 2Is a flat surface as a whole
There is also the problem of not having it.
【0010】一方、上記したドライエッチング法の場合
には、上記したような選択エッチングを行えないため
に、最終的にはウェットエッチング法により、第2導波
路部を形成すべき個所に残留している部分を完全に除去
することが必要になる。したがって、全体の工程は複雑
になるとともに、上記した最終のウェットエッチングに
より、第1導波路部Aの接続面A1 ,A2 は面方位依存
性を備えた面になってしまうという問題が生ずる。ま
た、第1導波路部Aが多層構造である場合、この最終の
ウェットエッチング時に、各層の端部は僅かではあるが
凹凸面になることがある。On the other hand, in the case of the dry etching method described above, since the selective etching as described above cannot be performed, the wet etching method is used to finally leave the second waveguide portion at the place where the second waveguide portion is to be formed. It is necessary to completely remove the part where it is present. Therefore, there arises a problem that the whole process becomes complicated and that the final wet etching causes the connection surfaces A 1 and A 2 of the first waveguide portion A to become surfaces having plane orientation dependence. . Further, when the first waveguide portion A has a multi-layer structure, the edge of each layer may be slightly uneven during the final wet etching.
【0011】本発明は、従来の突合わせ接続構造の導波
路型デバイスの製造時における上記した問題を解決し、
接続面は垂直面でありかつ平坦面になっていて、接続損
失が少ない導波路型デバイスとその製造方法の提供を目
的とする。The present invention solves the above-mentioned problems in manufacturing a conventional waveguide type device having a butt connection structure,
An object of the present invention is to provide a waveguide type device having a connection surface which is a vertical surface and a flat surface and has a small connection loss, and a manufacturing method thereof.
【0012】[0012]
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、同一基板上で第1導波路部
と第2導波路部とが互いの接続面で突合わせ接続されて
いる導波路型デバイスにおいて、前記接続面の近傍で
は、他の部分よりも深い位置まで前記第2導波路部が存
在していることを特徴とする導波路型デバイスが提供さ
れ、また、同一基板の上で、下部クラッドを共通にする
所定層構造の第1導波路部と別の層構造の第2導波路部
とを互いの接続面で突合わせ接続して導波路型デバイス
を製造する際に、基板の表面に第1導波路部と同一層構
造の薄膜体を形成し、ついで、前記薄膜体の表面に、前
記接続面を形成すべき個所のみを露出させた状態でマス
クをパターニングし、ドライエッチング法で前記露出面
から前記共通下部クラッドの表面より更に下の位置にま
で至る深さの溝を形成し、前記溝の中に耐ウェットエッ
チャント性の材料を充填したのち、ウェットエッチング
法で前記第1導波路以外の薄膜体をエッチング除去して
前記共通下部クラッドの表面を露出させ、ついで、前記
溝から前記充填材料を除去し、ついで、前記共通下部ク
ラッドの露出表面に第2導波路部を成膜したのち前記マ
スクを除去することを特徴とする導波路型デバイスの製
造方法が提供される。In order to achieve the above-mentioned object, in the present invention, the first waveguide portion and the second waveguide portion are butted and connected to each other at their connecting surfaces on the same substrate. In the waveguide type device, a waveguide type device is provided in which the second waveguide portion is present in a position deeper than other portions in the vicinity of the connection surface, and the same substrate is also provided. And manufacturing a waveguide type device by butt-connecting a first waveguide part having a predetermined layer structure and a second waveguide part having a different layer structure having a common lower clad at their connection surfaces. Then, a thin film body having the same layer structure as that of the first waveguide portion is formed on the surface of the substrate, and then a mask is patterned on the surface of the thin film body while exposing only the portion where the connection surface is to be formed. , The common lower layer from the exposed surface by a dry etching method. A groove having a depth reaching a position lower than the surface of the pad is formed, a wet etchant resistant material is filled in the groove, and then a thin film body other than the first waveguide is formed by a wet etching method. The surface of the common lower cladding is exposed by etching, the filling material is removed from the groove, the second waveguide is formed on the exposed surface of the common lower cladding, and then the mask is removed. A method of manufacturing a waveguide device is provided.
【0013】[0013]
【作用】本発明においては、形成すべき第1導波路部の
接続面の近傍に、共通下部クラッドの表面より下の位置
に至るまでの溝がドライエッチング法で形成される。し
たがって、この時点で形成されているドライエッチング
面(接続面)は垂直かつ平坦な面である。In the present invention, a groove is formed near the connection surface of the first waveguide portion to be formed by the dry etching method down to the position below the surface of the common lower cladding. Therefore, the dry etching surface (connection surface) formed at this point is a vertical and flat surface.
【0014】そして、この溝の中に耐ウェットエッチャ
ント性の充填材料が充填されることにより、上記ドライ
エッチング面は、全体の表面から共通下部クラッドの表
面より下の位置に至る全ての領域が上記充填材料で被覆
される。したがって、全体にウェットエッチングを行っ
て第2導波路部を形成すべき部分を全て除去するときに
も、上記充填材料の保護作用でドライエッチング面はエ
ッチングされないので、充填材料を除去すると、ドライ
エッチング面は、ドライエッチング法で形成されたまま
と変わらない垂直・平坦な面として露出する。By filling the groove with a wet etchant-resistant filling material, the dry etching surface has the entire area from the entire surface to a position below the surface of the common lower cladding. Covered with filler material. Therefore, even when the entire portion where the second waveguide portion is to be formed is removed by wet etching, the dry etching surface is not etched due to the protective effect of the filling material. Therefore, if the filling material is removed, dry etching is performed. The surface is exposed as a vertical and flat surface that is the same as that formed by the dry etching method.
【0015】したがって、第2導波路部を形成すると、
その突合わせ接続状態は垂直性が維持されるので、得ら
れたデバイスにおける接続損失は低減する。Therefore, when the second waveguide portion is formed,
Since the butt connection state is maintained vertical, the connection loss in the obtained device is reduced.
【0016】[0016]
実施例1 図1で示したように、例えばn−InP単結晶から成る
基板1の上にn−InPのような化合物半導体を例えば
CVD法やMOCVD法などの成膜法を適用して成膜し
共通下部クラッド2を形成する。Example 1 As shown in FIG. 1, a compound semiconductor such as n-InP is formed on a substrate 1 made of, for example, an n-InP single crystal by applying a film forming method such as a CVD method or a MOCVD method. Then, the common lower cladding 2 is formed.
【0017】この共通下部クラッド2の上にi−InG
aAsPを積層して、バンドギャップ波長1.05μmで
厚みが0.22μmの閉込め層4a,4bと、その間に挟
まれているバンドギャップ波長1.3μmで厚みが0.16
μmのコア4cとから成る3層構造のコア層4を形成
し、更にその上にp−InPから成る厚み2.5μmの上
部クラッド5,p−InGaAsから成る厚み0.2μm
のキャップ層6を順次形成して、形成すべき第1導波路
部Aの層構造の薄膜体とする。そして、形成すべき第1
導波路部Aの表面に、例えばSiO2 から成る成長防止
用マスク3をパターニングする。On the common lower cladding 2, i-InG is formed.
By stacking aAsP, the confinement layers 4a and 4b having a bandgap wavelength of 1.05 μm and a thickness of 0.22 μm, and a bandgap wavelength of 1.3 μm sandwiched therebetween are 0.16 μm in thickness.
A core layer 4 having a three-layer structure composed of a core 4c of μm is formed, and a 2.5 μm-thick upper clad 5 made of p-InP and a thickness of 0.2 μm made of p-InGaAs are further formed thereon
The cap layer 6 is sequentially formed to obtain a thin film body having a layer structure of the first waveguide portion A to be formed. And the first to be formed
A growth preventing mask 3 made of, for example, SiO 2 is patterned on the surface of the waveguide portion A.
【0018】そして、図2で示したように、突合わせ接
続時における接続面に相当する個所6a,6aのみを所
望の幅(例えば約2μm)で露出させ、他の表面部分を
レジスト7で被覆する。ついで、全体の表面に例えばR
IEのようなドライエッチングを施したのちレジスト7
を剥離除去する。Then, as shown in FIG. 2, only the portions 6a, 6a corresponding to the connection surface at the time of butt connection are exposed with a desired width (for example, about 2 μm), and the other surface portion is covered with the resist 7. To do. Then, for example, R on the whole surface
Resist 7 after dry etching such as IE
Peel off.
【0019】その結果、図3で示したように、露出面6
a,6aの直下に位置する薄膜体の構成材料のみがエッ
チング除去されることにより、形成すべき第1導波路部
Aを取り囲むようにして幅が約2μmの溝8が形成され
る。このとき、溝8の深さは、コア層4の全体を貫き更
にその下に位置する共通下部クラッド2の表面2aより
も下の個所にまで至る深さとなるように形成される。例
えば、共通下部クラッドの表面2aよりも約0.5μm程
度深くエッチングされる。As a result, as shown in FIG. 3, the exposed surface 6
By etching away only the constituent material of the thin film body located immediately below a and 6a, a groove 8 having a width of about 2 μm is formed so as to surround the first waveguide portion A to be formed. At this time, the depth of the groove 8 is formed so as to penetrate the entire core layer 4 and reach a portion below the surface 2a of the common lower cladding 2 located below the core layer 4. For example, it is etched about 0.5 μm deeper than the surface 2a of the common lower cladding.
【0020】したがって、第1導波路部Aにおけるこの
ドライエッチング面(第2導波路部との突合わせ接続面
になる)A1 ,A2 は、キャップ層6の表面から共通ク
ラッド2の所望深さに至るまでいずれも平坦な垂直面と
して形成される。ついで、図4で示したように、形成し
た溝8の中に例えばポリイミドのような耐ウェットエッ
チャント性の材料9を充填する。充填された材料9によ
って、第1導波路部Aにおけるドライエッチング面
A1 ,A2 は被覆される。Therefore, the dry-etched surfaces A 1 and A 2 of the first waveguide portion A (which become the butt connection surfaces with the second waveguide portion) are located at the desired depth of the common clad 2 from the surface of the cap layer 6. All of them are formed as flat vertical surfaces. Then, as shown in FIG. 4, a wet etchant resistant material 9 such as polyimide is filled in the formed groove 8. The dry-etched surfaces A 1 and A 2 in the first waveguide portion A are covered with the filled material 9.
【0021】その後、所定のウェットエッチャントを用
いてウェットエッチングを行う。その結果、図5で示し
たように、第1導波路部Aおよび充填材料9を除いて、
全ての半導体材料の薄膜体はエッチング除去され共通下
部クラッド2の表面2aが露出する。このとき、第1導
波路部Aの表面はエッチング保護膜3で被覆され、ドラ
イエッチング面A1 ,A2 は充填材料9,9で被覆され
ているので、エッチングされることはない。After that, wet etching is performed using a predetermined wet etchant. As a result, as shown in FIG. 5, except for the first waveguide portion A and the filling material 9,
The thin film bodies of all semiconductor materials are removed by etching to expose the surface 2a of the common lower cladding 2. At this time, since the surface of the first waveguide portion A is covered with the etching protection film 3 and the dry etching surfaces A 1 and A 2 are covered with the filling materials 9 and 9, they are not etched.
【0022】ついで、例えば酸素プラズマによって充填
材料9,9を除去する。その結果、図6に示したよう
に、第1導波路部Aの接続面A1 ,A2 がドライエッチ
ングしたときと同じ状態で露出する。そして最後に、S
iO2 膜3を成長防止用マスクとして、共通下部クラッ
ド2の露出表面2aに例えばi−InGaAsPを積層
して、バンドギャップ波長1.15μmで厚みが0.6μm
のコア層10を形成し、更にその上に、p−InPから
成る厚み2.5μmの上部クラッド11,p−InGaA
sから成る厚み0.2μmのキャップ層12を順次形成し
て第2導波路部B,Bを構成したのち、SiO 2 膜3を
除去して、目的とする突合わせ接続構造のデバイスにす
る。Then, filling with oxygen plasma, for example
Material 9, 9 is removed. As a result, as shown in FIG.
To the connection surface A of the first waveguide portion A1, A2Is a dry etch
Exposed in the same condition as when it was pressed. And finally, S
iO2Using film 3 as a growth-prevention mask
For example, i-InGaAsP is laminated on the exposed surface 2a of the battery 2.
And the bandgap wavelength is 1.15 μm and the thickness is 0.6 μm.
Of the core layer 10 of p-InP
2.5 μm thick upper clad 11, p-InGaA
Then, a cap layer 12 made of s and having a thickness of 0.2 μm is sequentially formed.
After forming the second waveguide parts B, B by 2Membrane 3
Remove it to form the desired butt-connection structure device.
It
【0023】この接続構造では、第1導波路部Aの接続
面A1 ,A2 はドライエッチング面そのままであるた
め、平坦な垂直面になっている。したがって、第1導波
路部Aのコア層4と第2導波路部Bのコア層10との面
方位は整合しているので接続損失は低減している。 実施例2 実施例1の図7で示した構成において、同一基板1とし
てn−InP基板,共通下部クラッド2としてn−In
P,コア層4としてi−InGaAsP,上部クラッド
5としてp−InP,キャップ層6としてp−InGa
Asを用いて第1導波路部Aを形成し、第2導波路部B
は、コア層10をFeドープInGaAsPで、上部ク
ラッド11をFeドープInPで、更にキャップ層12
をFeドープInGaAsで形成した。In this connection structure, since the connection surfaces A 1 and A 2 of the first waveguide portion A are the dry etching surfaces as they are, they are flat vertical surfaces. Therefore, since the plane orientations of the core layer 4 of the first waveguide portion A and the core layer 10 of the second waveguide portion B are matched, the connection loss is reduced. Example 2 In the configuration shown in FIG. 7 of Example 1, the same substrate 1 is an n-InP substrate, and the common lower cladding 2 is an n-In substrate.
P, i-InGaAsP as the core layer 4, p-InP as the upper cladding 5, and p-InGa as the cap layer 6.
The first waveguide portion A is formed by using As, and the second waveguide portion B is formed.
Is a core layer 10 made of Fe-doped InGaAsP, an upper cladding 11 made of Fe-doped InP, and a cap layer 12
Of Fe-doped InGaAs.
【0024】得られたデバイスの平面図を図8に示す。
このデバイスに、図9で示したように、第1導波路部A
と第2導波路部Bの接続面が反射面となるようにしてX
字型導波路Cを形成して、ここに電極を装荷した。得ら
れたデバイスはスイッチとして機能した。A plan view of the resulting device is shown in FIG.
In this device, as shown in FIG. 9, the first waveguide portion A
X so that the connecting surface between the second waveguide portion B and the second waveguide portion B becomes a reflecting surface.
A V-shaped waveguide C was formed and an electrode was loaded therein. The resulting device acted as a switch.
【0025】[0025]
【発明の効果】以上の説明で明らかなように、本発明の
導波路型デバイスは、第1導波路部と第2導波路部との
突合わせ接続面が平坦な垂直面になっているので、接続
損失は低減している。このことは、第1導波路部の形成
時に行うエッチング処理時に、ドライエッチングを共通
下部クラッドの表面より下の位置まで行い、更にそこに
耐ウェットエッチャント性の材料を充填して次のウェッ
トエッチングからそのドライエッチング面を保護したこ
とがもたらす効果である。As is apparent from the above description, in the waveguide type device of the present invention, the butt connection surface between the first waveguide portion and the second waveguide portion is a flat vertical surface. , Connection loss is reduced. This means that during the etching process performed when forming the first waveguide portion, dry etching is performed up to a position below the surface of the common lower cladding, and a wet etchant resistant material is filled in the dry etching, and the next wet etching is performed. This is the effect brought about by protecting the dry etching surface.
【図1】本発明方法において、基板の上に第1導波路部
と同一層構造を形成した状態を示す断面図である。FIG. 1 is a cross-sectional view showing a state where the same layer structure as a first waveguide portion is formed on a substrate in a method of the present invention.
【図2】レジストを形成した状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in which a resist is formed.
【図3】ドライエッチング法で溝を形成した状態を示す
断面図である。FIG. 3 is a cross-sectional view showing a state where a groove is formed by a dry etching method.
【図4】溝に耐ウェットエッチャント性の材料を充填し
た状態を示す断面図である。FIG. 4 is a cross-sectional view showing a state where a groove is filled with a wet etchant resistant material.
【図5】ウェットエッチング処理後の状態を示す断面図
である。FIG. 5 is a cross-sectional view showing a state after a wet etching process.
【図6】耐ウェットエッチャント性の材料を除去した状
態を示す断面図である。FIG. 6 is a cross-sectional view showing a state where a wet etchant resistant material is removed.
【図7】本発明の導波路型デバイスを示す断面図であ
る。FIG. 7 is a sectional view showing a waveguide type device of the present invention.
【図8】本発明の別の例のデバイスを示す平面図であ
る。FIG. 8 is a plan view showing another example device of the present invention.
【図9】図8のデバイスにX字型導波路を形成した状態
を示す平面図である。9 is a plan view showing a state in which an X-shaped waveguide is formed in the device shown in FIG.
【図10】従来の突合わせ接続構造の導波路型デバイス
を示す断面図である。FIG. 10 is a cross-sectional view showing a conventional waveguide type device having a butt connection structure.
【図11】基板の上に第1導波路部と同一層構造を形成
した状態を示す断面図である。FIG. 11 is a cross-sectional view showing a state in which the same layer structure as the first waveguide portion is formed on the substrate.
【図12】従来のデバイス製造時におけるエッチング処
理後の状態を示す断面図である。FIG. 12 is a cross-sectional view showing a state after an etching process in manufacturing a conventional device.
1 同一基板 2 共通下部クラッド 2a 共通下部クラッド2の表面 3 マスク 4 第1導波路部Aのコア層 5 第1導波路部Aの上部クラッド 6 第1導波路部Aのキャップ層 6a 第1導波路部Aの接続面を形成すべき個所の表面 7 レジスト 8 溝 9 耐ウェットエッチャント性の材料 10 第2導波路部Bのコア層 11 第2導波路部Bの上部クラッド 12 第2導波路部Bのキャップ層 A 第1導波路部 A1 ,A 2 第1導波路部Aの接続面(ドライエッチン
グ面) B 第2導波路部 C X字型導波路1 same substrate 2 common lower clad 2a surface of common lower clad 2 mask 4 core layer of first waveguide part A 5 upper clad of first waveguide part 6 cap layer of first waveguide part 6a first conductor Surface of the portion where the connection surface of the waveguide portion A is to be formed 7 Resist 8 Groove 9 Wet etchant resistant material 10 Core layer of the second waveguide portion 11 Upper clad of the second waveguide portion 12 Second waveguide portion B cap layer A 1st waveguide section A 1 , A 2 Connection surface (dry etching surface) of 1st waveguide section A 2nd waveguide section C X-shaped waveguide
Claims (3)
部とが互いの接続面で突合わせ接続されている導波路型
デバイスにおいて、前記接続面の近傍では、他の部分よ
りも深い位置まで前記第2導波路部が存在していること
を特徴とする導波路型デバイス。1. A waveguide type device in which a first waveguide portion and a second waveguide portion are butt-connected on a same substrate by mutual connection surfaces, and in the vicinity of the connection surface, other parts A waveguide type device, wherein the second waveguide portion is present at a deepest position.
する所定層構造の第1導波路部と別の層構造の第2導波
路部とを互いの接続面で突合わせ接続して導波路型デバ
イスを製造する際に、基板の表面に第1導波路部と同一
層構造の薄膜体を形成し、ついで、前記薄膜体の表面
に、前記接続面を形成すべき個所のみを露出させた状態
でマスクをパターニングし、ドライエッチング法で前記
露出面から前記共通下部クラッドの表面より更に下の位
置にまで至る深さの溝を形成し、前記溝の中に耐ウェッ
トエッチャント性の材料を充填したのち、ウェットエッ
チング法で前記第1導波路以外の薄膜体をエッチング除
去して前記共通下部クラッドの表面を露出させ、つい
で、前記溝から前記充填材料を除去し、ついで、前記共
通下部クラッドの露出表面に第2導波路部を成膜したの
ち前記マスクを除去することを特徴とする導波路型デバ
イスの製造方法。2. A first waveguide portion having a predetermined layer structure and a second waveguide portion having a different layer structure having a common lower cladding and a second waveguide portion having a different layer structure are abutted and connected to each other on the same substrate and guided. When manufacturing a waveguide device, a thin film body having the same layer structure as that of the first waveguide portion is formed on the surface of the substrate, and then only the portion where the connection surface is to be formed is exposed on the surface of the thin film body. Patterning the mask in this state, forming a groove having a depth from the exposed surface to a position lower than the surface of the common lower cladding by dry etching, and forming a wet etchant resistant material in the groove. After filling, the thin film body other than the first waveguide is etched away by a wet etching method to expose the surface of the common lower cladding, and then the filling material is removed from the groove, and then the common lower cladding. Exposure table A method for manufacturing a waveguide type device, characterized in that the mask is removed after forming a second waveguide portion on the surface.
またはMOCVD法で成膜される請求項2の導波路型デ
バイスの製造方法。3. The method of manufacturing a waveguide type device according to claim 2, wherein at least the second waveguide is formed by a CVD method or a MOCVD method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10916693A JPH06324226A (en) | 1993-05-11 | 1993-05-11 | Waveguide device and its production |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10916693A JPH06324226A (en) | 1993-05-11 | 1993-05-11 | Waveguide device and its production |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06324226A true JPH06324226A (en) | 1994-11-25 |
Family
ID=14503330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP10916693A Pending JPH06324226A (en) | 1993-05-11 | 1993-05-11 | Waveguide device and its production |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06324226A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013110207A (en) * | 2011-11-18 | 2013-06-06 | Fujitsu Ltd | Semiconductor optical integrated element and manufacturing method of the same |
-
1993
- 1993-05-11 JP JP10916693A patent/JPH06324226A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2013110207A (en) * | 2011-11-18 | 2013-06-06 | Fujitsu Ltd | Semiconductor optical integrated element and manufacturing method of the same |
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