JPH06314240A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH06314240A JPH06314240A JP5144146A JP14414693A JPH06314240A JP H06314240 A JPH06314240 A JP H06314240A JP 5144146 A JP5144146 A JP 5144146A JP 14414693 A JP14414693 A JP 14414693A JP H06314240 A JPH06314240 A JP H06314240A
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- 238000013479 data entry Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭセルをＭＰＵ内蔵キャッシュのセルと
して使用し、かつ複雑なリフレッシュ回路を不要化する
ことにより大幅に記憶容量が大で、かつ比較的高速なア
クセスタイムを有するキャッシュメモリを提供する。 【構成】データメモリ１０７とタグメモリ１０５とは第
１のダイナミック型メモリセルにより構成され、Ｖビッ
トメモリ１０４は第１のダイナミック型メモリセルの何
れよりもディスチャージ時間が短い第２のダイナミック
型メモリセルにより構成され、Ｖビットメモリ１０４の
メモリセルがチャージ状態の場合には対応するデータブ
ロックが有効であることを示し、ディスチャージ状態の
場合には対応するデータブロックが無効であることを示
すように構成されている。
して使用し、かつ複雑なリフレッシュ回路を不要化する
ことにより大幅に記憶容量が大で、かつ比較的高速なア
クセスタイムを有するキャッシュメモリを提供する。 【構成】データメモリ１０７とタグメモリ１０５とは第
１のダイナミック型メモリセルにより構成され、Ｖビッ
トメモリ１０４は第１のダイナミック型メモリセルの何
れよりもディスチャージ時間が短い第２のダイナミック
型メモリセルにより構成され、Ｖビットメモリ１０４の
メモリセルがチャージ状態の場合には対応するデータブ
ロックが有効であることを示し、ディスチャージ状態の
場合には対応するデータブロックが無効であることを示
すように構成されている。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ、特に
マイクロプロセッサ（以下ＭＰＵと記す）と同一チップ
に収容されるＭＰＵ内臓キャッシュメモリに有効なキャ
ッシュメモリに関する。
マイクロプロセッサ（以下ＭＰＵと記す）と同一チップ
に収容されるＭＰＵ内臓キャッシュメモリに有効なキャ
ッシュメモリに関する。
【０００２】
【従来の技術】現在のＭＰＵは動作速度が５０ＭＨｚを
超えているが、メインメモリに用いられるダイナミック
型メモリＤＲＡＭはアクセスタイムが遅く（７０〜１０
０ｎＳ）、ＭＰＵの性能を最大限に引き出すためには不
向きである。
超えているが、メインメモリに用いられるダイナミック
型メモリＤＲＡＭはアクセスタイムが遅く（７０〜１０
０ｎＳ）、ＭＰＵの性能を最大限に引き出すためには不
向きである。
【０００３】このため、最近のＭＰＵでは高速アクセス
が可能なキャッシュメモリ（１０〜２０ｎＳ）を内蔵す
るＭＰＵが実用化されつつあるが、そのメモリセルは、
スタテック型メモリＳＲＡＭが使用されている。
が可能なキャッシュメモリ（１０〜２０ｎＳ）を内蔵す
るＭＰＵが実用化されつつあるが、そのメモリセルは、
スタテック型メモリＳＲＡＭが使用されている。
【０００４】ＳＲＡＭのメモリセルは図６に示すように
４つのトランジスタ６０１，６０２，６０３および６０
４と、２つのプルアップ抵抗６０５および６０６とから
構成されている。
４つのトランジスタ６０１，６０２，６０３および６０
４と、２つのプルアップ抵抗６０５および６０６とから
構成されている。
【０００５】一方、ＤＲＡＭのメモリセルは図３に示す
ように、１つのトランジスタ３０１と１つのキャパシタ
３０２とから構成され、ＤＲＡＭは高集積が可能となる
が、アクセスタイムが遅く上述のように７０〜１００ｎ
Ｓとなる。
ように、１つのトランジスタ３０１と１つのキャパシタ
３０２とから構成され、ＤＲＡＭは高集積が可能となる
が、アクセスタイムが遅く上述のように７０〜１００ｎ
Ｓとなる。
【０００６】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリでは、ＳＲＡＭセル使用のためアクセスタイ
ムは短いが、ＤＲＡＭセル使用の場合に比較して４倍程
度占有面積が大きいので、記憶容量が少ないという欠点
を有している。この欠点は、ＭＰＵ内蔵キャッシュメモ
リにおいては特に深刻である。
シュメモリでは、ＳＲＡＭセル使用のためアクセスタイ
ムは短いが、ＤＲＡＭセル使用の場合に比較して４倍程
度占有面積が大きいので、記憶容量が少ないという欠点
を有している。この欠点は、ＭＰＵ内蔵キャッシュメモ
リにおいては特に深刻である。
【０００７】本発明の目的は、ＤＲＡＭセルをキャッシ
ュメモリのセルとして使用し、かつ複雑なリフレッシュ
回路を不要化することにより、従来に比し大幅に記憶容
量が大で、かつ比較的高速なアクセスタイムを有するキ
ャッシュメモリを提供することにある。
ュメモリのセルとして使用し、かつ複雑なリフレッシュ
回路を不要化することにより、従来に比し大幅に記憶容
量が大で、かつ比較的高速なアクセスタイムを有するキ
ャッシュメモリを提供することにある。
【０００８】
【課題を解決するための手段】本発明のキャッシュメモ
リは、主記憶のデータをブロック単位にコピーして記憶
するＤＲＡＭ構成のデータメモリと、前記記憶されたブ
ロックに対応する主記憶のアドレスを記憶するＤＲＡＭ
構成のタグメモリと、前記データメモリに記憶されてい
るデータが有効（チャージ）か無効（ディスチャージ）
かを表示するバリッド表示回路とを有し、プロセッサか
らのアクセス時には、前記データメモリおよび前記タグ
メモリが読み出され、また前記バリッド表示回路は有効
表示状態の極限に設定され、かつ、前記バリッド表示回
路は前記ＤＲＡＭの何れのメモリセルのディスチャージ
タイムよりも短い時間で無効表示状態になることを特徴
とする。
リは、主記憶のデータをブロック単位にコピーして記憶
するＤＲＡＭ構成のデータメモリと、前記記憶されたブ
ロックに対応する主記憶のアドレスを記憶するＤＲＡＭ
構成のタグメモリと、前記データメモリに記憶されてい
るデータが有効（チャージ）か無効（ディスチャージ）
かを表示するバリッド表示回路とを有し、プロセッサか
らのアクセス時には、前記データメモリおよび前記タグ
メモリが読み出され、また前記バリッド表示回路は有効
表示状態の極限に設定され、かつ、前記バリッド表示回
路は前記ＤＲＡＭの何れのメモリセルのディスチャージ
タイムよりも短い時間で無効表示状態になることを特徴
とする。
【０００９】
【実施例】次に、本発明の実施例について図面参照して
説明する。
説明する。
【００１０】図１は本発明のキャッシュメモリの第１の
実施例を示すブロック図である。
実施例を示すブロック図である。
【００１１】キャッシュメモリはタグメモリ１０５、Ｖ
ビットメモリ１０４、一致比較器１０９およびデータメ
モリ１０７から構成される。
ビットメモリ１０４、一致比較器１０９およびデータメ
モリ１０７から構成される。
【００１２】メインメモリおよびキャッシュメモリはブ
ロックと呼ぶデータ転送単位に分割される（本実施例で
は１６バイトを１ブロックとしている）。
ロックと呼ぶデータ転送単位に分割される（本実施例で
は１６バイトを１ブロックとしている）。
【００１３】また、キャッシュメモリは１つのブロック
に対し１ビットのＶビット、アドレスを記憶するタグエ
ントリ１０６（本実施例では１５ビット）、ブロックの
データを記憶するデータエントリ１０８（本実施例では
１６バイト）とを備えている。
に対し１ビットのＶビット、アドレスを記憶するタグエ
ントリ１０６（本実施例では１５ビット）、ブロックの
データを記憶するデータエントリ１０８（本実施例では
１６バイト）とを備えている。
【００１４】Ｖビットは初期状態では全て“０”にリセ
ットされる。“０”はキャッシュメモリの該当ブロック
が有効なデータを持っていないことを示す。Ｖビットの
値“１”は該当ブロックが有効なデータを保持している
ことを示す。
ットされる。“０”はキャッシュメモリの該当ブロック
が有効なデータを持っていないことを示す。Ｖビットの
値“１”は該当ブロックが有効なデータを保持している
ことを示す。
【００１５】キャッシュメモリの構成方式としてダイレ
クトマップ方式、セットアソシアテイブ方式およびフル
アソシアテイブ方式等があるが、本実施例ではダイレク
トマップン方式を用いて説明する。
クトマップ方式、セットアソシアテイブ方式およびフル
アソシアテイブ方式等があるが、本実施例ではダイレク
トマップン方式を用いて説明する。
【００１６】ダイレクトマップ方式は、メインメモリお
よびキャッシュメモリのブロックをいくつかのカラム１
１３、１１４に分割（グループ化）し、キャッシュメモ
リはメインメモリの同一カラム内の１ブロックに限定す
る方式である。この方式ではタグメモリ１０５の保持す
るアドレスを比較する一致比較器１０９が１つで済み、
構造が簡単というメリットがある。
よびキャッシュメモリのブロックをいくつかのカラム１
１３、１１４に分割（グループ化）し、キャッシュメモ
リはメインメモリの同一カラム内の１ブロックに限定す
る方式である。この方式ではタグメモリ１０５の保持す
るアドレスを比較する一致比較器１０９が１つで済み、
構造が簡単というメリットがある。
【００１７】Ｖビットメモリ１０４、タグメモリ１０５
およびデータメモリ１０７の全てにＤＲＡＭセルを用
い、Ｖビットメモリ１０４の部分には、タグメモリ１０
５およびデータメモリ１０７のメモリセルよりディスチ
ャージ時間が短くなるように設計したＤＲＡＭセルを用
いる。
およびデータメモリ１０７の全てにＤＲＡＭセルを用
い、Ｖビットメモリ１０４の部分には、タグメモリ１０
５およびデータメモリ１０７のメモリセルよりディスチ
ャージ時間が短くなるように設計したＤＲＡＭセルを用
いる。
【００１８】図５にはＶビットメモリ１０４のセルのデ
ィスチャージ時間分布６０１と、その他のデータメモリ
１０７、タグメモリ１０５のセルのディスチャージ時間
分布６０２とを示している。時間分布６０１が時間分布
６０より時間的に短い方に分布していることがわかる。
すなわち、同時にチャージされた場合にはＶビットメモ
リ１０４に使用されるＤＲＡＭセルは、データメモリ１
０７やタグメモリ１０５に使用されるＤＲＡＭセルのど
れか１つがディスチャージされる以前に全てディスチャ
ージされるように設計されている。
ィスチャージ時間分布６０１と、その他のデータメモリ
１０７、タグメモリ１０５のセルのディスチャージ時間
分布６０２とを示している。時間分布６０１が時間分布
６０より時間的に短い方に分布していることがわかる。
すなわち、同時にチャージされた場合にはＶビットメモ
リ１０４に使用されるＤＲＡＭセルは、データメモリ１
０７やタグメモリ１０５に使用されるＤＲＡＭセルのど
れか１つがディスチャージされる以前に全てディスチャ
ージされるように設計されている。
【００１９】通常のＤＲＡＭセルは、例えば４ｍＳ以上
データを保持することが保証されているため、Ｖビット
メモリ１０４に使用されるＤＲＡＭセルは４ｍＳ以内に
全部のセルがディスチャージされるように設計する。
データを保持することが保証されているため、Ｖビット
メモリ１０４に使用されるＤＲＡＭセルは４ｍＳ以内に
全部のセルがディスチャージされるように設計する。
【００２０】そしてＶビットセルのディスチャージ状態
を“０”（無効状態）に対応させ、チャージ状態を
“１”（有効状態）に対応させる。
を“０”（無効状態）に対応させ、チャージ状態を
“１”（有効状態）に対応させる。
【００２１】次に本実施例の動作を説明する。
【００２２】ＭＰＵの命令アクセス、データリード開始
時にはＭＰＵアドレス１０１のブロック番号部分１０３
をデコーダ１１５および１１６に入力しブロック番号に
該当するＶビット、タグエントリ１０６およびデータエ
ントリ１０８を読み出す。
時にはＭＰＵアドレス１０１のブロック番号部分１０３
をデコーダ１１５および１１６に入力しブロック番号に
該当するＶビット、タグエントリ１０６およびデータエ
ントリ１０８を読み出す。
【００２３】Ｖビットおよびタグエントイ１０６は一致
比較器１０９に送られ、Ｖビットは“１”（有効状態）
と比較され、タグエントリ１０６はＭＰＵアドレス１０
１のタグアドレス部分１０２と比較される。
比較器１０９に送られ、Ｖビットは“１”（有効状態）
と比較され、タグエントリ１０６はＭＰＵアドレス１０
１のタグアドレス部分１０２と比較される。
【００２４】初期状態では、全Ｖビット＝“０”とする
ため、一致比較器１０９での比較は不一致となり、一致
比較器１０９からのヒット信号１１０は不一致を示す
“０”を発生する。すなわち、キャッシュミスが発生す
る。
ため、一致比較器１０９での比較は不一致となり、一致
比較器１０９からのヒット信号１１０は不一致を示す
“０”を発生する。すなわち、キャッシュミスが発生す
る。
【００２５】キャッシュミス時にはＭＰＵは該当するア
ドレスが属する１ブロックをメインメモリから読み込
み、該当するブロック番号のデータテントリ１０８に読
み込んだデータを書き込む。またＭＰＵにも同時にデー
タを送りＭＰＵは命令の実行を開始する。
ドレスが属する１ブロックをメインメモリから読み込
み、該当するブロック番号のデータテントリ１０８に読
み込んだデータを書き込む。またＭＰＵにも同時にデー
タを送りＭＰＵは命令の実行を開始する。
【００２６】一方、Ｖビットが有効状態“１”でかつタ
グエントリ１０６とアグアドレス部分１０２とが一致し
ていればヒット信号１１０が一致を示す“１”になる。
この場合読み出したデータエントリ１０８は有効なデー
タを保持しているのでゲート１１１を通過してデータバ
ス１１２に送られ、さらにＭＰＵに送られる。そしてＭ
ＰＵは命令の実行を開始する。
グエントリ１０６とアグアドレス部分１０２とが一致し
ていればヒット信号１１０が一致を示す“１”になる。
この場合読み出したデータエントリ１０８は有効なデー
タを保持しているのでゲート１１１を通過してデータバ
ス１１２に送られ、さらにＭＰＵに送られる。そしてＭ
ＰＵは命令の実行を開始する。
【００２７】この間にＶビットメモリ１０４から読み出
されたＶビット、タグメモリ１０５から読み出されたタ
グエントリ１０６、データメモリ１０７から読み出され
たデータエントリ１０８は元の位置に書き戻しが行なわ
れ、リフレッシュが実行される。
されたＶビット、タグメモリ１０５から読み出されたタ
グエントリ１０６、データメモリ１０７から読み出され
たデータエントリ１０８は元の位置に書き戻しが行なわ
れ、リフレッシュが実行される。
【００２８】このリード／ライト時のリフレッシュはＤ
ＲＡＭの動作として破壊型読み出しという特徴のため必
要となる機能であり、全てのＤＲＡＭに一般的な動作で
ある。
ＲＡＭの動作として破壊型読み出しという特徴のため必
要となる機能であり、全てのＤＲＡＭに一般的な動作で
ある。
【００２９】このようにキャッシュメモリの中で頻繁に
アクセスされるブロックは、アクセス時に自動的にリフ
レッシュされ、あまりアクセスされないブロックはリフ
レッシュされないが、図４からもわかるように、４ｍＳ
経過するとＶビット“１”有効状態から“０”無効状態
に変化する。従ってアクセス頻度の高いキャッシュ内の
ブロックは有効状態を保持し、かつ、アクセス頻度の低
いキャッゥ内のブロックは自動的に無効化されることに
なる。
アクセスされるブロックは、アクセス時に自動的にリフ
レッシュされ、あまりアクセスされないブロックはリフ
レッシュされないが、図４からもわかるように、４ｍＳ
経過するとＶビット“１”有効状態から“０”無効状態
に変化する。従ってアクセス頻度の高いキャッシュ内の
ブロックは有効状態を保持し、かつ、アクセス頻度の低
いキャッゥ内のブロックは自動的に無効化されることに
なる。
【００３０】この結果、従来ＤＲＡＭセルをメインメモ
リ等のメモリセルとして使用した場合に必要となってい
たリフレッシュカウンタや、リフレッシュコントローラ
等を本実施例では必要としないのである。
リ等のメモリセルとして使用した場合に必要となってい
たリフレッシュカウンタや、リフレッシュコントローラ
等を本実施例では必要としないのである。
【００３１】さらにデータライトを行なう場合の動作を
説明する。
説明する。
【００３２】ＭＰＵアドレス１０１のブロック番号部分
１０３をデコード１１５および１１６に入力しブロック
番号に該当するＶビット、タグエントリ１０６およびデ
ータエントリ１０８を読み出す。Ｖビットおよびタグエ
ントリ１０６は一致比較器１０９に送られＶビットは
“１”と比較し、タグエントリ１０６はＭＰＵアドレス
１０１のタグアドレス部分１０２と比較する。Ｖビット
が有効状態“１”でかつタグエントリ１０６とダグアド
レス１０２とが一致していればヒット信号１１０が一致
を示す“１”になる。
１０３をデコード１１５および１１６に入力しブロック
番号に該当するＶビット、タグエントリ１０６およびデ
ータエントリ１０８を読み出す。Ｖビットおよびタグエ
ントリ１０６は一致比較器１０９に送られＶビットは
“１”と比較し、タグエントリ１０６はＭＰＵアドレス
１０１のタグアドレス部分１０２と比較する。Ｖビット
が有効状態“１”でかつタグエントリ１０６とダグアド
レス１０２とが一致していればヒット信号１１０が一致
を示す“１”になる。
【００３３】この場合データエントリ１０８は有効なデ
ータを保持しているのでＭＰＵの書き込みデータはデー
タエントリ１０８に書き込まれ、かつ同時にメインメモ
リにも書き込まれる。
ータを保持しているのでＭＰＵの書き込みデータはデー
タエントリ１０８に書き込まれ、かつ同時にメインメモ
リにも書き込まれる。
【００３４】Ｖビットが無効状態“０”またはタグエン
トリ１０６とタグアドレス部分１０２とが不一致の場合
はヒット信号１１０が不一致を示す“０”になる。この
場合はデータエントリ１０８は有効なデータを保持して
いないので、ＭＰＵの書き込みデータはメインメモリに
のみ書き込まれる。
トリ１０６とタグアドレス部分１０２とが不一致の場合
はヒット信号１１０が不一致を示す“０”になる。この
場合はデータエントリ１０８は有効なデータを保持して
いないので、ＭＰＵの書き込みデータはメインメモリに
のみ書き込まれる。
【００３５】ところで、市販のパッケージに封止される
ＤＲＡＭではアドレス入力がロウアドレスとカラムアド
レスに分割されるためアクセス速度が遅くなるが、本実
施例ではＭＰＵアドレス１０１のブロックアドレス部分
１０３のみをロウアドレスに用いてカラムアドレスを省
いているため比較的高速のアクセスが可能になる。
ＤＲＡＭではアドレス入力がロウアドレスとカラムアド
レスに分割されるためアクセス速度が遅くなるが、本実
施例ではＭＰＵアドレス１０１のブロックアドレス部分
１０３のみをロウアドレスに用いてカラムアドレスを省
いているため比較的高速のアクセスが可能になる。
【００３６】次に本発明の第２の実施例について説明す
る。
る。
【００３７】図２は本発明のキャッシュメモリの第２の
実施例の構成を示すブロック図であり、図１に示した第
１の実施例におけるＶビットメモリ１０４の変りにＶビ
ットカウンタ１１７を用いている。
実施例の構成を示すブロック図であり、図１に示した第
１の実施例におけるＶビットメモリ１０４の変りにＶビ
ットカウンタ１１７を用いている。
【００３８】Ｖビットカウンタ１１７は、図５にその詳
細を示すように、カラム対応に設けられ各出力がオール
“０”の場合を「無効」状態とし、“１”以上を「有
効」状態とする。
細を示すように、カラム対応に設けられ各出力がオール
“０”の場合を「無効」状態とし、“１”以上を「有
効」状態とする。
【００３９】また、本Ｖビットは４ｍＳでカウントダウ
ンを終了し出力が“０”になる様に設計する。即ち通常
のＤＲＡＭセルは、第１の実施例におけるのと同様に４
ｍＳ以上データを保持することが保証されているため、
Ｖビットは４ｍＳ以内にａｌｌ“０”にカウントダウン
され、「無効」状態となる。ａｌｌ“１”からａｌｌ
“０”に至るまでの間においては、Ｖビットは“１”以
上を出力するので「有効」状態を表示することになる。
ンを終了し出力が“０”になる様に設計する。即ち通常
のＤＲＡＭセルは、第１の実施例におけるのと同様に４
ｍＳ以上データを保持することが保証されているため、
Ｖビットは４ｍＳ以内にａｌｌ“０”にカウントダウン
され、「無効」状態となる。ａｌｌ“１”からａｌｌ
“０”に至るまでの間においては、Ｖビットは“１”以
上を出力するので「有効」状態を表示することになる。
【００４０】本実施例の動作は、第１の実施例において
Ｖビットメモリ１０４がリフレッシュされて徐々にディ
スチャージされていくのに対し、Ｖビットカウンタ１１
７がオール“１”からオール“０”にカウントダウンさ
れていくことの他は異なるところがない。
Ｖビットメモリ１０４がリフレッシュされて徐々にディ
スチャージされていくのに対し、Ｖビットカウンタ１１
７がオール“１”からオール“０”にカウントダウンさ
れていくことの他は異なるところがない。
【００４１】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリは、リフレッシュカウンタ、リフレッシュコン
トローラ等、本来はリフレッシュに必要な回路を不要化
したため、ＤＲＡＭ、ＳＲＡＭセル構成のキャッシュメ
モリに比較して約４倍の大容量化が可能になるという効
果を有している。この効果は、ＭＰＵとキャッシュメモ
リとが同一チップに収容されるＭＰＵ内蔵キャッシュメ
モリにおいて特に顕著となる。
ュメモリは、リフレッシュカウンタ、リフレッシュコン
トローラ等、本来はリフレッシュに必要な回路を不要化
したため、ＤＲＡＭ、ＳＲＡＭセル構成のキャッシュメ
モリに比較して約４倍の大容量化が可能になるという効
果を有している。この効果は、ＭＰＵとキャッシュメモ
リとが同一チップに収容されるＭＰＵ内蔵キャッシュメ
モリにおいて特に顕著となる。
【図１】本発明のキャッシュメモリの第１の実施例を示
すブロック図である。
すブロック図である。
【図２】本発明のキャッシュメモリの第２の実施例を示
すブロック図である。
すブロック図である。
【図３】図１および図２に示した実施例におけるＤＲＡ
Ｍセルの構造を示す構造図である。
Ｍセルの構造を示す構造図である。
【図４】図１に示した実施例におけるＶビットメモリ用
セルとそれ以外のセルのディスチャージ時間の分布を示
す時間分布図である。
セルとそれ以外のセルのディスチャージ時間の分布を示
す時間分布図である。
【図５】図２に示した第２の実施例におけるＶビットカ
ウンタの構成を示す図である。
ウンタの構成を示す図である。
【図６】従来例におけるＳＲＡＭセルの構造を示す構造
図である。
図である。
１０１ ＳＲＡＭアドレス １０４ Ｖビットメモリ １０５ タグメモリ １０６ タグエントリ １０７ データメモリ １０８ データエントリ １０９ 一致比較器 １１７ Ｖビットカウンタ ３０１，６０１〜６０４ トランジスタ ３０２ キャパシタ ４０１ Ｖビットメモリのセルのディスチャージ時間
分布 ４０２ データメモリ、タグメモリのセルのディスチ
ャージ時間分布 ６０５，６０６ プルアップ抵抗
分布 ４０２ データメモリ、タグメモリのセルのディスチ
ャージ時間分布 ６０５，６０６ プルアップ抵抗
Claims (4)
- 【請求項１】 主記憶のデータをブロック単位にコピー
して記憶するＤＲＡＭ構成のデータメモリと、前記記憶
されたブロックに対応する主記憶のアドレスを記憶する
ＤＲＡＭ構成のタグメモリと、前記データメモリに記憶
されているデータが有効（チャージ）か無効（ディスチ
ャージ）かを表示するバリッド表示回路とを有し、 プロセッサからのアクセス時には、前記データメモリお
よび前記タグメモリが読み出され、また前記バリッド表
示回路は有効表示状態の極限に設定され、 かつ、前記バリッド表示回路は前記ＤＲＡＭの何れのメ
モリセルのディスチャージタイムよりも短い時間で無効
表示状態になることを特徴とするキャッシュメモリ。 - 【請求項２】 前記バリッド表示回路を第２のＤＲＡＭ
で構成したことを特徴とする請求項１記載のキャッシュ
メモリ。 - 【請求項３】 前記アクセス時にはオール“１”にセッ
トされ、以降カウントダウンされて前記時間内に無効表
示状態であるオール“０”となるまでは有効表示状態を
示すカウンタで前記バリッド表示回路を構成したことを
特徴とする請求項１記載のキャッシュメモリ。 - 【請求項４】 前記プロセッサから供給されるアドレス
の一部をローアドレスとし、該ローアドレスのみにより
前記ＤＲＡＭの行を指定してデータの読み出し書き込み
を行うことを特徴とする請求項１記載のキャッシュメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144146A JP2625348B2 (ja) | 1993-02-03 | 1993-06-16 | キャッシュメモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-16004 | 1993-02-03 | ||
| JP1600493 | 1993-02-03 | ||
| JP5144146A JP2625348B2 (ja) | 1993-02-03 | 1993-06-16 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314240A true JPH06314240A (ja) | 1994-11-08 |
| JP2625348B2 JP2625348B2 (ja) | 1997-07-02 |
Family
ID=26352245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144146A Expired - Lifetime JP2625348B2 (ja) | 1993-02-03 | 1993-06-16 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625348B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5983023A (en) * | 1997-01-17 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Memory-contained processor |
| KR100323578B1 (ko) * | 1998-12-07 | 2002-02-19 | 가네꼬 히사시 | Ｍｐｕ 및 2차 캐시메모리로서의 ｄｒａｍ이 동일칩에탑재되어 칩사이즈의 제한하에서 고속사이클시간을용이하게 실현하는 반도체장치 |
| JP2012256406A (ja) * | 2011-04-08 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置、及び当該記憶装置を用いた半導体装置 |
-
1993
- 1993-06-16 JP JP5144146A patent/JP2625348B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5983023A (en) * | 1997-01-17 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Memory-contained processor |
| KR100323578B1 (ko) * | 1998-12-07 | 2002-02-19 | 가네꼬 히사시 | Ｍｐｕ 및 2차 캐시메모리로서의 ｄｒａｍ이 동일칩에탑재되어 칩사이즈의 제한하에서 고속사이클시간을용이하게 실현하는 반도체장치 |
| JP2012256406A (ja) * | 2011-04-08 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置、及び当該記憶装置を用いた半導体装置 |
| JP2017107633A (ja) * | 2011-04-08 | 2017-06-15 | 株式会社半導体エネルギー研究所 | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2625348B2 (ja) | 1997-07-02 |
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