JPH0629319A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0629319A JPH0629319A JP4348305A JP34830592A JPH0629319A JP H0629319 A JPH0629319 A JP H0629319A JP 4348305 A JP4348305 A JP 4348305A JP 34830592 A JP34830592 A JP 34830592A JP H0629319 A JPH0629319 A JP H0629319A
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- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ソース／ドレーン領域を金属層として用いて電
気的な信号特性を向上させ、またＬＣＤ駆動回路を構成
できるＣＭＯＳ型ポリＳｉ薄膜トランジスタを提供す
る。 【構成】絶縁基板３１上に非晶質Ｓｉ層３２とＭｏ，Ｗ
などの金属層３３の積層構造を有し、かつその露出され
たエッジが傾斜構造を有するようにパターニングして、
ソース領域３４−１とドレイン領域３４−２が形成され
る。これら領域の互に対向するエッジに近接したその上
面と重複するように、ソース領域３４−１とドレイン領
域３４−２間のチャネル領域に活性半導体層３５が形成
される。さらにソース電極３９−１とドレイン電極３９
−２とが絶縁膜３６により隔離されて、各々のコンタク
ト３７−１，３７−２を介して前記ソース領域３４−１
及びドレイン領域３４−２に連結されるように形成さ
れ、また活性半導体層３５の上方に絶縁膜３６により隔
離されてゲート電極３８が形成されている。
気的な信号特性を向上させ、またＬＣＤ駆動回路を構成
できるＣＭＯＳ型ポリＳｉ薄膜トランジスタを提供す
る。 【構成】絶縁基板３１上に非晶質Ｓｉ層３２とＭｏ，Ｗ
などの金属層３３の積層構造を有し、かつその露出され
たエッジが傾斜構造を有するようにパターニングして、
ソース領域３４−１とドレイン領域３４−２が形成され
る。これら領域の互に対向するエッジに近接したその上
面と重複するように、ソース領域３４−１とドレイン領
域３４−２間のチャネル領域に活性半導体層３５が形成
される。さらにソース電極３９−１とドレイン電極３９
−２とが絶縁膜３６により隔離されて、各々のコンタク
ト３７−１，３７−２を介して前記ソース領域３４−１
及びドレイン領域３４−２に連結されるように形成さ
れ、また活性半導体層３５の上方に絶縁膜３６により隔
離されてゲート電極３８が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、平板ディスプレイ用ス
イッチング素子に関し、特に液晶ディスプレイ（ＬＣ
Ｄ）などに応用されるポリシリコン薄膜トランジスタに
関する。
イッチング素子に関し、特に液晶ディスプレイ（ＬＣ
Ｄ）などに応用されるポリシリコン薄膜トランジスタに
関する。
【０００２】
【従来の技術】ポリシリコン薄膜トランジスタ（ＴＦ
Ｔ）は、ソースとドレイン間の導電通路をポリシリコン
半導体層によって形成し、ゲート電極の電界効果により
ソースとドレイン間に流れる電流を制御することにより
スイッチングの役割をする。
Ｔ）は、ソースとドレイン間の導電通路をポリシリコン
半導体層によって形成し、ゲート電極の電界効果により
ソースとドレイン間に流れる電流を制御することにより
スイッチングの役割をする。
【０００３】近年、液晶表示素子は新しい平板表示素子
として飛躍的に発展しており、大規模な文字や書面を表
示するために各画素毎にＴＦＴを設けたドットマトリッ
クスの表示方式のＬＣＤ非晶質シリコンＴＦＴをスイッ
チング素子として使用することにより優れたＬＣＤ画像
を得ることができた。
として飛躍的に発展しており、大規模な文字や書面を表
示するために各画素毎にＴＦＴを設けたドットマトリッ
クスの表示方式のＬＣＤ非晶質シリコンＴＦＴをスイッ
チング素子として使用することにより優れたＬＣＤ画像
を得ることができた。
【０００４】しかしながら、このような大規模な文字を
表示するために、ＬＣＤの画素密度を増加するにしたが
って駆動回路との配線密度が非常に高くなり、これによ
り高い電子移動度を有するポリシリコンＴＦＴを用いて
ガラス基板や石英基板上にＬＣＤ駆動回路およびスイッ
チング素子を共に形成する傾向がある。ポリシリコン薄
膜は石英基板を使用する場合、高温（６００℃以上）に
おいて処理でき、ガラス基板を使用する場合、工程条件
が６００℃以下に制限されることとなる。
表示するために、ＬＣＤの画素密度を増加するにしたが
って駆動回路との配線密度が非常に高くなり、これによ
り高い電子移動度を有するポリシリコンＴＦＴを用いて
ガラス基板や石英基板上にＬＣＤ駆動回路およびスイッ
チング素子を共に形成する傾向がある。ポリシリコン薄
膜は石英基板を使用する場合、高温（６００℃以上）に
おいて処理でき、ガラス基板を使用する場合、工程条件
が６００℃以下に制限されることとなる。
【０００５】ＴＦＴのポリシリコン薄膜は高温において
減圧蒸着法（ＬＰＣＶＤ法）により製造することができ
るだけでなく、低温（６００℃以下）において非晶質シ
リコン層の蒸着後熱処理法などにより熱処理してポリシ
リコン薄膜を製造することができ、またその他特別の蒸
着法により始めからポリシリコン薄膜を製作することが
できる。
減圧蒸着法（ＬＰＣＶＤ法）により製造することができ
るだけでなく、低温（６００℃以下）において非晶質シ
リコン層の蒸着後熱処理法などにより熱処理してポリシ
リコン薄膜を製造することができ、またその他特別の蒸
着法により始めからポリシリコン薄膜を製作することが
できる。
【０００６】図１は従来のスタガ型（Staggered ）ポリ
シリコンＴＦＴの断面構造図である。従来のポリシリコ
ンＴＦＴは、絶縁基板１１上にチャネル領域１２′の両
側にソース／ドレイン領域１５が形成され、チャネル領
域１２′の上方部位にはゲート絶縁膜１３によって隔離
されてゲート領域１４が形成され、ゲート電極１９とソ
ース／ドレイン電極２０とが絶縁膜１３，１６によって
隔離されて各々のコンタクト１７，１８を介してゲート
領域１４とソース／ドレイン領域１５とに連結された構
造を有する。
シリコンＴＦＴの断面構造図である。従来のポリシリコ
ンＴＦＴは、絶縁基板１１上にチャネル領域１２′の両
側にソース／ドレイン領域１５が形成され、チャネル領
域１２′の上方部位にはゲート絶縁膜１３によって隔離
されてゲート領域１４が形成され、ゲート電極１９とソ
ース／ドレイン電極２０とが絶縁膜１３，１６によって
隔離されて各々のコンタクト１７，１８を介してゲート
領域１４とソース／ドレイン領域１５とに連結された構
造を有する。
【０００７】図１２〜１６は図１１のポリシリコンＴＦ
Ｔの製造工程を示す断面図である。従来のポリシリコン
ＴＦＴの製造工程を説明すれば次の通りである。
Ｔの製造工程を示す断面図である。従来のポリシリコン
ＴＦＴの製造工程を説明すれば次の通りである。
【０００８】図１２に示すように、絶縁基板１１上に減
圧蒸着法によりドーピングされないポリシリコン膜１２
を蒸着し、ホトリソグラフィーにより不必要な部分を除
去してパターンを形成する。
圧蒸着法によりドーピングされないポリシリコン膜１２
を蒸着し、ホトリソグラフィーにより不必要な部分を除
去してパターンを形成する。
【０００９】図１３に示すように、基板の全ての表面に
わたってゲート絶縁膜１３をＬＰＣＶＤ法やＰＥＣＶＤ
（プラズマ・エンハンストＣＶＤ）法、またはＥＣＲ法
などにより、１０００オングストロームないし４０００
オングストロームの厚さで蒸着する。
わたってゲート絶縁膜１３をＬＰＣＶＤ法やＰＥＣＶＤ
（プラズマ・エンハンストＣＶＤ）法、またはＥＣＲ法
などにより、１０００オングストロームないし４０００
オングストロームの厚さで蒸着する。
【００１０】その上に燐がドーピングされたポリシリコ
ン薄膜を蒸着し、ホトエッチング工程によりパターニン
グすることによりゲート領域１４を形成する。
ン薄膜を蒸着し、ホトエッチング工程によりパターニン
グすることによりゲート領域１４を形成する。
【００１１】このゲート領域１４をマスクとして前記ド
ーピングされないポリシリコン膜１２に燐Ｐをイオン注
入することにより自己整合的にソース／ドレイン領域１
５を形成する。
ーピングされないポリシリコン膜１２に燐Ｐをイオン注
入することにより自己整合的にソース／ドレイン領域１
５を形成する。
【００１２】この時、ゲート領域の下方、すなわちソー
ス／ドレイン領域間のドーピングされないポリシリコン
膜はＴＦＴのチャネル領域１２′となる。
ス／ドレイン領域間のドーピングされないポリシリコン
膜はＴＦＴのチャネル領域１２′となる。
【００１３】図１４に示すように、基板の全面にわたっ
て層間絶縁用絶縁膜１６を蒸着し、図１５に示すよう
に、ホトエッチング工程によりゲート領域１４およびソ
ース／ドレイン領域１５上の絶縁膜１３，１６を除去し
てコンタクト１７，１８を各々形成する。
て層間絶縁用絶縁膜１６を蒸着し、図１５に示すよう
に、ホトエッチング工程によりゲート領域１４およびソ
ース／ドレイン領域１５上の絶縁膜１３，１６を除去し
てコンタクト１７，１８を各々形成する。
【００１４】図１６に示すように、ゲート領域１４およ
びソース／ドレイン領域１５に連結されるように、コン
タクト１７，１８に各々ゲート金属電極１９およびソー
ス／ドレイン金属電極２０を形成して薄膜トランジスタ
を完成する。
びソース／ドレイン領域１５に連結されるように、コン
タクト１７，１８に各々ゲート金属電極１９およびソー
ス／ドレイン金属電極２０を形成して薄膜トランジスタ
を完成する。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタはＣＭＯＳ型ＴＦＴを製作するために
は、ｎ型イオンのイオン注入およびｐ型イオンのイオン
注入という２回以上のイオン注入工程を行わなければな
らないし、ドーピングされたポリシリコン膜の厚さが薄
型化にしたがって直列抵抗が大きくなる。
薄膜トランジスタはＣＭＯＳ型ＴＦＴを製作するために
は、ｎ型イオンのイオン注入およびｐ型イオンのイオン
注入という２回以上のイオン注入工程を行わなければな
らないし、ドーピングされたポリシリコン膜の厚さが薄
型化にしたがって直列抵抗が大きくなる。
【００１６】したがって、ソース／ドレイン領域に別の
多量のイオンを注入するためのイオン注入工程が随拌さ
れる。このような工程数の増加にしたがってホトマスク
工程数が増加され、かつＴＦＴのスループットが低下さ
れる問題点があった。
多量のイオンを注入するためのイオン注入工程が随拌さ
れる。このような工程数の増加にしたがってホトマスク
工程数が増加され、かつＴＦＴのスループットが低下さ
れる問題点があった。
【００１７】本発明の目的は、ソース／ドレイン領域を
金属層として使用して電気的な信号特性を向上させたポ
リシリコン薄膜トランジスタを提供することにある。
金属層として使用して電気的な信号特性を向上させたポ
リシリコン薄膜トランジスタを提供することにある。
【００１８】本発明の他の目的は、ＬＣＤ駆動回路を構
成することができるＣＭＯＳ型ポリシリコン薄膜トラン
ジスタを提供することにある。
成することができるＣＭＯＳ型ポリシリコン薄膜トラン
ジスタを提供することにある。
【００１９】本発明のさらに他の目的は、超薄型の半導
体層およびドーピング層を使用して十分に工程変数の誤
差許容値を有するポリシリコン薄膜トランジスタを提供
することにある。
体層およびドーピング層を使用して十分に工程変数の誤
差許容値を有するポリシリコン薄膜トランジスタを提供
することにある。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、基板と、少なくとも１つの露出された
エッジと、その上面に１つのコンタクトを有し、基板の
一方上に形成された第１半導体層と、少なくとも１つの
露出されたエッジと、その上面に１つのコンタクトを有
し、基板の他方上に形成された第２半導体層と、前記第
１半導体層および第２半導体層の互いに対向する露出さ
れたエッジに近接したその上面とオーバーラップされる
ように、基板上に形成された活性半導体層と、前記第１
半導体層および第２半導体層の各コンタクトを除外した
基板の全ての表面にわたって形成されたゲート絶縁膜
と、前記コンタクトを介して第１半導体層に連結される
ように前記ゲート絶縁膜上に形成された第１電極と、前
記コンタクトを介して第２半導体層に連結されるように
前記ゲート絶縁膜上に形成された第２電極と、ゲート絶
縁膜によって隔離され、前記活性半導体層の上部に形成
されたゲート電極とを含む薄膜トランジスタを提供する
ものである。
めに、本発明は、基板と、少なくとも１つの露出された
エッジと、その上面に１つのコンタクトを有し、基板の
一方上に形成された第１半導体層と、少なくとも１つの
露出されたエッジと、その上面に１つのコンタクトを有
し、基板の他方上に形成された第２半導体層と、前記第
１半導体層および第２半導体層の互いに対向する露出さ
れたエッジに近接したその上面とオーバーラップされる
ように、基板上に形成された活性半導体層と、前記第１
半導体層および第２半導体層の各コンタクトを除外した
基板の全ての表面にわたって形成されたゲート絶縁膜
と、前記コンタクトを介して第１半導体層に連結される
ように前記ゲート絶縁膜上に形成された第１電極と、前
記コンタクトを介して第２半導体層に連結されるように
前記ゲート絶縁膜上に形成された第２電極と、ゲート絶
縁膜によって隔離され、前記活性半導体層の上部に形成
されたゲート電極とを含む薄膜トランジスタを提供する
ものである。
【００２１】また、本発明は、基板と、少なくとも１つ
の露出されたエッジと、その上面に１つのコンタクトを
有し、基板の一方上に形成された第１半導体層と、少な
くとも１つの露出されたエッジと、その上面に１つのコ
ンタクトを有し、基板の他方上に形成された第２半導体
層と、少なくとも１つの露出されたエッジを有する、前
記第１半導体層および第２半導体層間に形成された第３
半導体層と、前記第１半導体層および第３半導体層の互
いに対向する露出されたエッジに近接するように基板上
に形成された第１活性半導体層と、前記第３半導体層お
よび第２半導体層の互いに対向する露出されたエッジに
近接したその上面とオーバーラップされるように形成さ
れ、前記第３半導体層および第２半導体層より一定間隔
離れて基板上に形成されたポリシリコン層と、前記ポリ
シリコン層の両側に各々近接したイオン注入層を含む第
２活性半導体層と、前記第１半導体層および第２半導体
層上の各々のコンタクトを除外した基板の全ての表面に
わたって形成されたゲート絶縁膜と、コンタクトを介し
て第１半導体層に連結されるようにゲート絶縁膜上に型
第１電極と、コンタクトを介して第２半導体層に連結さ
れるようにゲート絶縁膜上に形成された第２電極と、ゲ
ート絶縁膜によって隔離され、前記第１半導体層および
第３半導体層より一定間隔ほど前記第１活性半導体層と
オーバーラップされるように形成された第１ゲート電極
と、ゲート絶縁膜によって隔離され、前記第２半導体層
および第３半導体層より一定間隔ほど離れた前記第２活
性半導体層のポリシリコン層の上部に形成された第２ゲ
ート電極とを含む薄膜トランジスタを提供するものであ
る。
の露出されたエッジと、その上面に１つのコンタクトを
有し、基板の一方上に形成された第１半導体層と、少な
くとも１つの露出されたエッジと、その上面に１つのコ
ンタクトを有し、基板の他方上に形成された第２半導体
層と、少なくとも１つの露出されたエッジを有する、前
記第１半導体層および第２半導体層間に形成された第３
半導体層と、前記第１半導体層および第３半導体層の互
いに対向する露出されたエッジに近接するように基板上
に形成された第１活性半導体層と、前記第３半導体層お
よび第２半導体層の互いに対向する露出されたエッジに
近接したその上面とオーバーラップされるように形成さ
れ、前記第３半導体層および第２半導体層より一定間隔
離れて基板上に形成されたポリシリコン層と、前記ポリ
シリコン層の両側に各々近接したイオン注入層を含む第
２活性半導体層と、前記第１半導体層および第２半導体
層上の各々のコンタクトを除外した基板の全ての表面に
わたって形成されたゲート絶縁膜と、コンタクトを介し
て第１半導体層に連結されるようにゲート絶縁膜上に型
第１電極と、コンタクトを介して第２半導体層に連結さ
れるようにゲート絶縁膜上に形成された第２電極と、ゲ
ート絶縁膜によって隔離され、前記第１半導体層および
第３半導体層より一定間隔ほど前記第１活性半導体層と
オーバーラップされるように形成された第１ゲート電極
と、ゲート絶縁膜によって隔離され、前記第２半導体層
および第３半導体層より一定間隔ほど離れた前記第２活
性半導体層のポリシリコン層の上部に形成された第２ゲ
ート電極とを含む薄膜トランジスタを提供するものであ
る。
【００２２】
【実施例】図１は、本発明の第１実施例による薄膜トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【００２３】第１実施例による薄膜トランジスタは、絶
縁基板上３１上に非晶質シリコン層３２と金属層３３の
積層構造を有し、かつその露出されたエッジが傾斜され
た構造を有し、ソース領域３４−１およびドレイン領域
３４−２が形成され、前記ソース領域３４−１およびド
レイン領域３４−２の互いに対向するエッジに近接した
その上面とオーバーラップされるように、ソース領域３
４−１とドレイン領域３４−２間のチャネル領域に活性
半導体層３５が形成され、ソース領域３９−１とドレイ
ン領域３９−２とが絶縁膜３６によって隔離されて各々
のコンタクト３７−２を介してソース領域３４−１およ
びドレイン領域３４−２に連結されるように形成され、
この絶縁膜３６によって隔離され、前記活性半導体層３
５の上方にゲート電極が形成された構造を有する。
縁基板上３１上に非晶質シリコン層３２と金属層３３の
積層構造を有し、かつその露出されたエッジが傾斜され
た構造を有し、ソース領域３４−１およびドレイン領域
３４−２が形成され、前記ソース領域３４−１およびド
レイン領域３４−２の互いに対向するエッジに近接した
その上面とオーバーラップされるように、ソース領域３
４−１とドレイン領域３４−２間のチャネル領域に活性
半導体層３５が形成され、ソース領域３９−１とドレイ
ン領域３９−２とが絶縁膜３６によって隔離されて各々
のコンタクト３７−２を介してソース領域３４−１およ
びドレイン領域３４−２に連結されるように形成され、
この絶縁膜３６によって隔離され、前記活性半導体層３
５の上方にゲート電極が形成された構造を有する。
【００２４】上述の構造の薄膜トランジスタの製造工程
を説明すれば、まず、燐Ｐが多量含有された非晶質シリ
コン層３２を絶縁基板上３１上にＰＥＣＶＤ法により蒸
着し、順次にモリブデン、タングステンなどの金属層３
３を蒸着し、ホトエッチング工程により、その露出され
たエッジが傾斜された構造を有するようにパターニング
してソース領域３４−１およびドレイン領域３４−２を
形成する。
を説明すれば、まず、燐Ｐが多量含有された非晶質シリ
コン層３２を絶縁基板上３１上にＰＥＣＶＤ法により蒸
着し、順次にモリブデン、タングステンなどの金属層３
３を蒸着し、ホトエッチング工程により、その露出され
たエッジが傾斜された構造を有するようにパターニング
してソース領域３４−１およびドレイン領域３４−２を
形成する。
【００２５】基板全面にわたって活性半導体層３５を１
０００オングストロームないし４０００オングストロー
ムの厚さで形成する。この時、活性半導体層３５は、始
めからポリシリコン層を蒸着させて形成することがで
き、または非晶質シリコンを蒸着させた後レーザで熱処
理してポリシリコンに変化させて形成することもある。
０００オングストロームないし４０００オングストロー
ムの厚さで形成する。この時、活性半導体層３５は、始
めからポリシリコン層を蒸着させて形成することがで
き、または非晶質シリコンを蒸着させた後レーザで熱処
理してポリシリコンに変化させて形成することもある。
【００２６】ついで、活性半導体層３５をソース領域３
４−１およびドレイン領域３４−２の互いに対向するエ
ッジに近接したその上面とオーバーラップされるよう
に、ホトエッチング工程によりパターニングする。
４−１およびドレイン領域３４−２の互いに対向するエ
ッジに近接したその上面とオーバーラップされるよう
に、ホトエッチング工程によりパターニングする。
【００２７】ゲート絶縁膜３６を基板全面にわたって蒸
着し、前記ソース領域３４−１およびドレイン領域３４
−２上のゲート絶縁膜３６を除去してコンタクト３７−
１，３７−２を形成する。
着し、前記ソース領域３４−１およびドレイン領域３４
−２上のゲート絶縁膜３６を除去してコンタクト３７−
１，３７−２を形成する。
【００２８】ゲート絶縁膜３６によって隔離させて活性
半導体層３５の上方にゲート電極３８を形成し、かつソ
ース領域３９−１およびドレイン領域３９−２を各々の
コンタクト３７−１，３７−２を介して前記ソース領域
３４−１およびドレイン領域３４−２と連結されるよう
に前記ゲート絶縁膜３６上に形成する。
半導体層３５の上方にゲート電極３８を形成し、かつソ
ース領域３９−１およびドレイン領域３９−２を各々の
コンタクト３７−１，３７−２を介して前記ソース領域
３４−１およびドレイン領域３４−２と連結されるよう
に前記ゲート絶縁膜３６上に形成する。
【００２９】ここで、ゲート絶縁膜３６の形成時、活性
半導体層３５と界面を良好とするために、ＥＣＲ法によ
りＳｉＯ２を蒸着するか、ＬＰＣＶＤ法またはスパッタ
リング法によりＳｉＯ２を蒸着する。
半導体層３５と界面を良好とするために、ＥＣＲ法によ
りＳｉＯ２を蒸着するか、ＬＰＣＶＤ法またはスパッタ
リング法によりＳｉＯ２を蒸着する。
【００３０】図２は、本発明の第２実施例による薄膜ト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【００３１】第２実施例による薄膜トランジスタは、図
１の第１実施例による薄膜トランジスタの構造と類似で
ある。
１の第１実施例による薄膜トランジスタの構造と類似で
ある。
【００３２】しかし、第２実施例において、ゲート電極
３８は前記ソース領域３４−１およびドレイン領域３４
−２より各々水平方向に△Ｌほど間隔を維持してゲート
絶縁膜３６上に形成された。
３８は前記ソース領域３４−１およびドレイン領域３４
−２より各々水平方向に△Ｌほど間隔を維持してゲート
絶縁膜３６上に形成された。
【００３３】また、活性半導体層３５はソース領域３４
−１およびドレイン領域３４−２の互いに対向するエッ
ジに近接したその上面とオーバーラップされるように形
成され、ゲート電極３８の下方にそれと同一の幅を有す
るように形成されたポリシリコン層３５ａと、ゲート電
極３８をマスクとして燐Ｐイオンが注入された、前記ポ
リシリコン層３５ａの両方に近接したイオン注入層３５
ｂとからなる。すなわち、ポリシリコン層３５ａも前記
第１半導体層および第２半導体層より各々水平方向に一
定間隔△Ｌを維持して基板上に形成されている。
−１およびドレイン領域３４−２の互いに対向するエッ
ジに近接したその上面とオーバーラップされるように形
成され、ゲート電極３８の下方にそれと同一の幅を有す
るように形成されたポリシリコン層３５ａと、ゲート電
極３８をマスクとして燐Ｐイオンが注入された、前記ポ
リシリコン層３５ａの両方に近接したイオン注入層３５
ｂとからなる。すなわち、ポリシリコン層３５ａも前記
第１半導体層および第２半導体層より各々水平方向に一
定間隔△Ｌを維持して基板上に形成されている。
【００３４】図２の薄膜トランジスタの構造は、“オ
フ”状態における漏洩電流を減らしながら高い“オン”
電流を維持することができる構造である。
フ”状態における漏洩電流を減らしながら高い“オン”
電流を維持することができる構造である。
【００３５】一方、図２において、活性半導体層３５
が、イオン注入層３５ｂは形成されなく、ポリシリコン
層３５ａのみで形成されている薄膜トランジスタの構造
は高電圧においても動作することができる特性を有す
る。
が、イオン注入層３５ｂは形成されなく、ポリシリコン
層３５ａのみで形成されている薄膜トランジスタの構造
は高電圧においても動作することができる特性を有す
る。
【００３６】図３は、本発明の第３実施例による薄膜ト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【００３７】第３実施例による薄膜トランジスタは、Ｃ
ＭＯＳ構造を有するように、基板上にｎ型薄膜トランジ
スタおよびｐ型薄膜トランジスタを同時に形成したもの
で、ホトマスク工程なく、単回の硼素（ボロン）イオン
のイオン注入された工程により完成される。
ＭＯＳ構造を有するように、基板上にｎ型薄膜トランジ
スタおよびｐ型薄膜トランジスタを同時に形成したもの
で、ホトマスク工程なく、単回の硼素（ボロン）イオン
のイオン注入された工程により完成される。
【００３８】図３を参照すれば、ＣＭＯＳ型薄膜トラン
ジスタは絶縁基板上３１上にｎ＋型非晶質シリコン層３
２と金属層３３とが順次積層された構造を有し、かつそ
の露出されたエッジが傾斜された構造を有する第１〜第
３半導体層３４−１，３４−２，３４−３が形成され、
第１〜第３半導体層３４−１，３４−２，３４−３間の
チャネル領域には、第１活性半導体層３５−１が第１お
よび第２活性半導体層３４−１，３４−２の傾斜された
エッジに近接されるように形成され、第２および第３半
導体層３４−２，３４−３間のチャネル領域には、第２
活性半導体層３５−２が第２および第３半導体層３４−
２，３４−３の上側平面とオーバーラップされるように
形成され、第１ゲート電極３８−１がゲート絶縁層３６
により隔離され、第１〜第３半導体層３４−１，３４−
３より△Ｌ′ほど第１活性半導体層３５−１とオーバー
ラップされるように形成され、第２ゲート電極３８−２
はゲート絶縁層３６によって隔離され、第２〜第３半導
体層３４−２，３４−３より各々水平方向△Ｌほど離れ
て形成され、第１および第２活性半導体層３４−１，３
４−２と各々のコンタクト３７−１，３７−２を介して
連結されるように、ゲート絶縁層３６上に第１、第２電
極３９−１，３９−２が形成された構造を有する。
ジスタは絶縁基板上３１上にｎ＋型非晶質シリコン層３
２と金属層３３とが順次積層された構造を有し、かつそ
の露出されたエッジが傾斜された構造を有する第１〜第
３半導体層３４−１，３４−２，３４−３が形成され、
第１〜第３半導体層３４−１，３４−２，３４−３間の
チャネル領域には、第１活性半導体層３５−１が第１お
よび第２活性半導体層３４−１，３４−２の傾斜された
エッジに近接されるように形成され、第２および第３半
導体層３４−２，３４−３間のチャネル領域には、第２
活性半導体層３５−２が第２および第３半導体層３４−
２，３４−３の上側平面とオーバーラップされるように
形成され、第１ゲート電極３８−１がゲート絶縁層３６
により隔離され、第１〜第３半導体層３４−１，３４−
３より△Ｌ′ほど第１活性半導体層３５−１とオーバー
ラップされるように形成され、第２ゲート電極３８−２
はゲート絶縁層３６によって隔離され、第２〜第３半導
体層３４−２，３４−３より各々水平方向△Ｌほど離れ
て形成され、第１および第２活性半導体層３４−１，３
４−２と各々のコンタクト３７−１，３７−２を介して
連結されるように、ゲート絶縁層３６上に第１、第２電
極３９−１，３９−２が形成された構造を有する。
【００３９】第１半導体層３４−１は、ｎ型薄膜トラン
ジスタのソース領域として作用し、第３半導体層３４−
３は、同時にｎ型およびｐ型薄膜トランジスタのドレイ
ン領域として作用し、第２半導体層３４−２は、ｐ型薄
膜トランジスタのソース領域として作用する。
ジスタのソース領域として作用し、第３半導体層３４−
３は、同時にｎ型およびｐ型薄膜トランジスタのドレイ
ン領域として作用し、第２半導体層３４−２は、ｐ型薄
膜トランジスタのソース領域として作用する。
【００４０】第１電極３９−１はＮ型薄膜トランジスタ
のソース電極となり、第２電極３９−２はＰ型薄膜トラ
ンジスタのソース電極となる。
のソース電極となり、第２電極３９−２はＰ型薄膜トラ
ンジスタのソース電極となる。
【００４１】図３を参照すれば、Ｎ型薄膜トランジスタ
においては、活性半導体層３５−１が単一のポリシリコ
ン膜からなり、ゲート電極３８−１がソース電極３４−
１およびドレイン領域３４−２より△Ｌ′ほど前記第１
活性半導体層３５−１とオーバーラップされるように形
成された。
においては、活性半導体層３５−１が単一のポリシリコ
ン膜からなり、ゲート電極３８−１がソース電極３４−
１およびドレイン領域３４−２より△Ｌ′ほど前記第１
活性半導体層３５−１とオーバーラップされるように形
成された。
【００４２】一方、Ｐ型薄膜トランジスタにおいては、
活性半導体層３５−２がゲート下方のチャネル領域のポ
リシリコン層３５−２ａ、およびこのポリシリコン層３
５−２ａの両側に各々近接したイオン注入層３５−２ｂ
からなり、ゲート電極３８−２がソース領域３４−３お
よびドレイン領域３４−２より△Ｌほど隔離されてオフ
セットされるように前記ポリシリコン層３５−２ａの上
部に形成された。
活性半導体層３５−２がゲート下方のチャネル領域のポ
リシリコン層３５−２ａ、およびこのポリシリコン層３
５−２ａの両側に各々近接したイオン注入層３５−２ｂ
からなり、ゲート電極３８−２がソース領域３４−３お
よびドレイン領域３４−２より△Ｌほど隔離されてオフ
セットされるように前記ポリシリコン層３５−２ａの上
部に形成された。
【００４３】図７〜１０は、このような構造のＣＭＯＳ
型薄膜トランジスタの製造工程を示す断面図で、これを
参照して製造方法を説明する。
型薄膜トランジスタの製造工程を示す断面図で、これを
参照して製造方法を説明する。
【００４４】図７に示すように、絶縁基板上３１上に燐
Ｐが多量含有された非晶質シリコン層３２と金属層３３
を順次積層し、ホトエッチング工程により、そのエッジ
が傾斜されるようにパターニングしてＮ型ＴＦＴのソー
ス領域として作用する第３半導体層３４−３、およびＰ
型ＴＦＴのソース領域として作用する第２半導体層３４
−３を各々形成する。
Ｐが多量含有された非晶質シリコン層３２と金属層３３
を順次積層し、ホトエッチング工程により、そのエッジ
が傾斜されるようにパターニングしてＮ型ＴＦＴのソー
ス領域として作用する第３半導体層３４−３、およびＰ
型ＴＦＴのソース領域として作用する第２半導体層３４
−３を各々形成する。
【００４５】図８に示すように、第１、第３半導体層３
４−１，３４−３間のチャネル領域にｎ型ＴＦＴの第１
活性半導体層３５−１を前記第１および第２半導体層３
４−１，３４−２のエッジ部分に近接されるように形成
し、第２および第３半導体層３４−２，３４−３間のチ
ャネル領域には、Ｐ型ＴＦＴの第２活性半導体層３５−
２を前記第２および第３半導体層３４−２，３４−３の
上側平面とオーバーラップされるように形成する。図９
に示すように、基板全面にわたってゲート絶縁層３６を
蒸着し、第１および第２半導体層３４−１，３４−２上
のゲート絶縁膜３６を除去してコンタクト３７−１，３
７−２を各々形成する。
４−１，３４−３間のチャネル領域にｎ型ＴＦＴの第１
活性半導体層３５−１を前記第１および第２半導体層３
４−１，３４−２のエッジ部分に近接されるように形成
し、第２および第３半導体層３４−２，３４−３間のチ
ャネル領域には、Ｐ型ＴＦＴの第２活性半導体層３５−
２を前記第２および第３半導体層３４−２，３４−３の
上側平面とオーバーラップされるように形成する。図９
に示すように、基板全面にわたってゲート絶縁層３６を
蒸着し、第１および第２半導体層３４−１，３４−２上
のゲート絶縁膜３６を除去してコンタクト３７−１，３
７−２を各々形成する。
【００４６】図１０に示すように、ｎ型ＴＦＴのソース
電極として作用する第１電極３９−１をコンタクト３７
−１を介して第１半導体層３５−１と連結されるように
形成し、ｐ型ＴＦＴのソース電極として作用する第２電
極３９−２をコンタクト３７−２を介して第２半導体層
３４−２と連結されるように形成する。
電極として作用する第１電極３９−１をコンタクト３７
−１を介して第１半導体層３５−１と連結されるように
形成し、ｐ型ＴＦＴのソース電極として作用する第２電
極３９−２をコンタクト３７−２を介して第２半導体層
３４−２と連結されるように形成する。
【００４７】また、Ｎ型ＴＦＴのゲート電極として作用
する第１ゲート電極３８−１を前記第１および第３半導
体層３４−１，３４−３より第１活性半導体層３５−１
と一定間隔△Ｌ′ほどオーバーラップされるようにゲー
ト絶縁層３６上に形成し、ｐ型ＴＦＴのゲート電極とし
て作用する第２ゲート電極３８−２を第１および第３半
導体層３４−１，３４−３より一定間隔△Ｌほど離れて
オフセットされるようにゲート絶縁層３６上に形成す
る。
する第１ゲート電極３８−１を前記第１および第３半導
体層３４−１，３４−３より第１活性半導体層３５−１
と一定間隔△Ｌ′ほどオーバーラップされるようにゲー
ト絶縁層３６上に形成し、ｐ型ＴＦＴのゲート電極とし
て作用する第２ゲート電極３８−２を第１および第３半
導体層３４−１，３４−３より一定間隔△Ｌほど離れて
オフセットされるようにゲート絶縁層３６上に形成す
る。
【００４８】ついでゲート電極３８をマスクとして活性
半導体層３５−２上に硼素Ｂイオンをイオン注入するこ
とによりポリシリコン層３５−２ａと、その両方にイオ
ン活性層３５−２ｂを形成することによりＣＭＯＳ型薄
膜トランジスタを製造する。
半導体層３５−２上に硼素Ｂイオンをイオン注入するこ
とによりポリシリコン層３５−２ａと、その両方にイオ
ン活性層３５−２ｂを形成することによりＣＭＯＳ型薄
膜トランジスタを製造する。
【００４９】ここで、ｐ型ＴＦＴのソースおよびゲート
領域として作用する第２および第３半導体層３４−２，
３４−３のドーピング濃度を適切に調節すれば、ゲート
電圧が「オフ」である場合、オフ電流を非常に低くする
ことができる。
領域として作用する第２および第３半導体層３４−２，
３４−３のドーピング濃度を適切に調節すれば、ゲート
電圧が「オフ」である場合、オフ電流を非常に低くする
ことができる。
【００５０】また、図７に示すように、第１および第３
半導体層３４−１，３４−３の非晶質シリコン層３２に
硼素Ｂイオンを高くドーピングし、図１０に示すよう
に、第１活性半導体層３５−１に燐Ｐイオンを注入して
も同一の結果が得られる。
半導体層３４−１，３４−３の非晶質シリコン層３２に
硼素Ｂイオンを高くドーピングし、図１０に示すよう
に、第１活性半導体層３５−１に燐Ｐイオンを注入して
も同一の結果が得られる。
【００５１】図４は本発明の第４実施例による薄膜トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【００５２】第４実施例による薄膜トランジスタは、図
１の第１実施例による薄膜トランジスタの構造と類似で
ある。
１の第１実施例による薄膜トランジスタの構造と類似で
ある。
【００５３】ただし、ソース／ドレイン領域が金属層３
３と非晶質シリコン層３２の順で積層されており、非晶
質シリコン層３２が金属層３３上に全面形成されたこと
がなく、活性半導体層３５と接触される部分のみ存在す
ることが図１の第１実施例とは相異する。すなわち、図
４を参照すれば、第４実施例による薄膜トランジスタ
は、金属層３３および燐Ｐが多量含有された非晶質シリ
コン層３２の積層構造を有し、そのエッジが傾斜された
構造を有するソース領域３４−１およびドレイン領域３
４−２が絶縁基板上３１上に形成され、ソース領域３４
−１およびドレイン領域３４−２間のチャネル領域に
は、ソース領域３４−１およびドレイン領域３４−２と
オーバーラップされるように活性半導体層３５が形成さ
れ、ゲート電極３８が絶縁膜３６によって隔離されて活
性半導体層３５の上部に形成され、ソース領域３９−１
およびドレイン領域３９−２各々のコンタクト３７−
１，３７−２を介してソース領域３４−１およびドレイ
ン領域３４−２に連結されるように形成された構造を有
する。
３と非晶質シリコン層３２の順で積層されており、非晶
質シリコン層３２が金属層３３上に全面形成されたこと
がなく、活性半導体層３５と接触される部分のみ存在す
ることが図１の第１実施例とは相異する。すなわち、図
４を参照すれば、第４実施例による薄膜トランジスタ
は、金属層３３および燐Ｐが多量含有された非晶質シリ
コン層３２の積層構造を有し、そのエッジが傾斜された
構造を有するソース領域３４−１およびドレイン領域３
４−２が絶縁基板上３１上に形成され、ソース領域３４
−１およびドレイン領域３４−２間のチャネル領域に
は、ソース領域３４−１およびドレイン領域３４−２と
オーバーラップされるように活性半導体層３５が形成さ
れ、ゲート電極３８が絶縁膜３６によって隔離されて活
性半導体層３５の上部に形成され、ソース領域３９−１
およびドレイン領域３９−２各々のコンタクト３７−
１，３７−２を介してソース領域３４−１およびドレイ
ン領域３４−２に連結されるように形成された構造を有
する。
【００５４】図５は本発明の第５実施例による薄膜トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【００５５】第５実施例による薄膜トランジスタは、図
３の第３実施例による薄膜トランジスタの構造と類似で
ある。
３の第３実施例による薄膜トランジスタの構造と類似で
ある。
【００５６】ただし、第１〜第３半導体層３４−１，３
４−２，３４−３が金属層３３と非晶質シリコン層３２
の順で積層されており、非晶質シリコン層３２が活性半
導体層３５−１，３５−２と接触される部分のみ存在す
る構造が相違する。
４−２，３４−３が金属層３３と非晶質シリコン層３２
の順で積層されており、非晶質シリコン層３２が活性半
導体層３５−１，３５−２と接触される部分のみ存在す
る構造が相違する。
【００５７】また、図１に比べて、ｎ型ＴＦＴにおいて
は第１活性半導体層３５−１がポリシリコン層３５−１
ａおよびイオン注入層３５−１ｂで構成され、第１ゲー
ト電圧３８−１が第１および第３半導体層３４−１，３
４−３とオフセットされるように形成され、ｐ型ＴＦＴ
においては第２活性半導体層３５−２が単一のポリシリ
コン層で構成され、第２ゲート電圧３８−２が第２およ
び第３半導体層３４−２，３４−３とオーバーラップさ
れるように形成された構造が相違する。すなわち、絶縁
基板上３１上に金属層３３と、金属層３３上の燐Ｐが多
量含有された非晶質シリコン層３２を積層して第１〜第
３半導体層３４−１，３４−２，３４−３を形成して第
１、第３半導体層３４−１，３４−３間のチャネル領域
には、第１活性半導体層３５−１を前記第１、第３半導
体層３４−１，３４−３の非晶質シリコン層３２−１，
３２−３のみ重畳されるように形成し、第２、第３半導
体層３４−２，３４−３間のチャネル領域には、第１活
性半導体層３５−１を非晶質シリコン層３２−２，３２
−３のみ重畳されるように形成し、第１活性半導体層３
５−１がポリシリコン層３５−１ａの両方に硼素Ｂイオ
ンが注入されたイオン注入層３５−１ｂが形成されチャ
ネルがオフセットされるようにし、ゲート絶縁層３６に
よって隔離されて第２ゲート電極３８−２が第２活性半
導体層３５−２の上部にわたって形成され、ｎ型とｐ型
ＴＦＴのソース電極用第１、第２電極３９−１，３９−
２が各々コンタクト３７−１，３７−２を介して第１、
第２半導体層３４−１，３４−２に連結された構造を有
する。
は第１活性半導体層３５−１がポリシリコン層３５−１
ａおよびイオン注入層３５−１ｂで構成され、第１ゲー
ト電圧３８−１が第１および第３半導体層３４−１，３
４−３とオフセットされるように形成され、ｐ型ＴＦＴ
においては第２活性半導体層３５−２が単一のポリシリ
コン層で構成され、第２ゲート電圧３８−２が第２およ
び第３半導体層３４−２，３４−３とオーバーラップさ
れるように形成された構造が相違する。すなわち、絶縁
基板上３１上に金属層３３と、金属層３３上の燐Ｐが多
量含有された非晶質シリコン層３２を積層して第１〜第
３半導体層３４−１，３４−２，３４−３を形成して第
１、第３半導体層３４−１，３４−３間のチャネル領域
には、第１活性半導体層３５−１を前記第１、第３半導
体層３４−１，３４−３の非晶質シリコン層３２−１，
３２−３のみ重畳されるように形成し、第２、第３半導
体層３４−２，３４−３間のチャネル領域には、第１活
性半導体層３５−１を非晶質シリコン層３２−２，３２
−３のみ重畳されるように形成し、第１活性半導体層３
５−１がポリシリコン層３５−１ａの両方に硼素Ｂイオ
ンが注入されたイオン注入層３５−１ｂが形成されチャ
ネルがオフセットされるようにし、ゲート絶縁層３６に
よって隔離されて第２ゲート電極３８−２が第２活性半
導体層３５−２の上部にわたって形成され、ｎ型とｐ型
ＴＦＴのソース電極用第１、第２電極３９−１，３９−
２が各々コンタクト３７−１，３７−２を介して第１、
第２半導体層３４−１，３４−２に連結された構造を有
する。
【００５８】図６は本発明の第６実施例による薄膜トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【００５９】第６実施例による薄膜トランジスタは、図
５の第５実施例による薄膜トランジスタの構造と類似で
ある。
５の第５実施例による薄膜トランジスタの構造と類似で
ある。
【００６０】ただし、ｎ型ＴＦＴにおいては活性半導体
層３５−１を第１、第３半導体層３４−１，３４−３と
オーバーラップされないように、チャネル領域のみ形成
し、ｐ型ＴＦＴにおいては活性半導体層３５−２を第
２、第３半導体層３４−２，３４−３と重畳されないよ
うに、チャネル領域のみ形成し、ゲート電圧３８−２を
オーバーラップされないように、チャネル領域のみ形成
した構造を有する。
層３５−１を第１、第３半導体層３４−１，３４−３と
オーバーラップされないように、チャネル領域のみ形成
し、ｐ型ＴＦＴにおいては活性半導体層３５−２を第
２、第３半導体層３４−２，３４−３と重畳されないよ
うに、チャネル領域のみ形成し、ゲート電圧３８−２を
オーバーラップされないように、チャネル領域のみ形成
した構造を有する。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
最小のホトマスクを用いてＬＣＤスイッチング素子のみ
ならず、ＬＣＤ駆動回路を構成することができるＣＭＯ
Ｓ用薄膜トランジスタを製造でき、イオン注入の工程お
よびホトエッチ工程数を減少することにより、工程コス
トを節減でき、かつスループットが向上され、ソース／
ドレイン領域に金属を用いてＴＦＴの電気的な信号特性
を向上させるなどの効果が得られる。
最小のホトマスクを用いてＬＣＤスイッチング素子のみ
ならず、ＬＣＤ駆動回路を構成することができるＣＭＯ
Ｓ用薄膜トランジスタを製造でき、イオン注入の工程お
よびホトエッチ工程数を減少することにより、工程コス
トを節減でき、かつスループットが向上され、ソース／
ドレイン領域に金属を用いてＴＦＴの電気的な信号特性
を向上させるなどの効果が得られる。
【図１】本発明の第１実施例による薄膜トランジスタの
構造を示す断面図。
構造を示す断面図。
【図２】本発明の第２実施例による薄膜トランジスタの
構造を示す断面図。
構造を示す断面図。
【図３】本発明の第３実施例による薄膜トランジスタの
構造を示す断面図。
構造を示す断面図。
【図４】本発明の第４実施例による薄膜トランジスタの
構造を示す断面図。
構造を示す断面図。
【図５】本発明の第５実施例による薄膜トランジスタの
構造を示す断面図。
構造を示す断面図。
【図６】本発明の第６実施例による薄膜トランジスタの
構造を示す断面図。
構造を示す断面図。
【図７】図３の第３実施例による薄膜トランジスタの製
造工程を示す断面図。
造工程を示す断面図。
【図８】図７に示すステージの次のステージ示す断面
図。
図。
【図９】図８に示すステージの次のステージ示す断面
図。
図。
【図１０】図９に示すステージの次のステージ示す断面
図。
図。
【図１１】従来の薄膜トランジスタの構造を示す断面
図。
図。
【図１２】従来の薄膜トランジスタの製造工程の１ステ
ージを示す。
ージを示す。
【図１３】図１２に示すステージの次のステージを示す
断面図。
断面図。
【図１４】図１３に示すステージの次のステージを示す
断面図。
断面図。
【図１５】図１４に示すステージの次のステージを示す
断面図。
断面図。
【図１６】図１５に示すステージの次のステージを示す
断面図。
断面図。
３１ 絶縁基板 ３２ 非晶質シリコン層 ３３ 金属層 ３４ ソース／ドレイン領域 ３５ 活性半導体層 ３６ ゲート絶縁膜 ３７ コンタクト ３８ゲート電極 ３９ ソース／ドレイン電極
Claims (21)
- 【請求項１】基板と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の一方上に形成された第１半
導体層と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の他方上に形成された第２半
導体層と、 前記第１半導体層および第２半導体層の互いに対向する
露出されたエッジに近接したその上面とオーバーラップ
されるように、基板上に形成された活性半導体層と、 前記第１半導体層および第２半導体層の各コンタクトを
除外した基板の全ての表面にわたって形成されたゲート
絶縁膜と、 前記コンタクトを介して第１半導体層に連結されるよう
に前記ゲート絶縁膜上に形成された第１電極と、 前記コンタクトを介して第２半導体層に連結されるよう
に前記ゲート絶縁膜上に形成された第２電極と、 ゲート絶縁膜によって隔離され、前記第１半導体層と第
２半導体層との間の幅より大きい幅を有する前記活性半
導体層の上部に形成されたゲート電極と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項２】第１、第２半導体領域の露出されたエッジ
は、傾斜になる構造を有することを特徴とする請求項１
に記載の薄膜トランジスタ。 - 【請求項３】第１半導体層および第２半導体層は、 各々基板上に形成された第１導電型非晶質シリコン層
と、 コンタクトを有し、前記非晶質シリコン層上に形成され
た金属層とからなることを特徴とする請求項１に記載の
薄膜トランジスタ。 - 【請求項４】前記第１、第２半導体層の物質としてモリ
ブデンまたはタングステンのいずれかを使用することを
特徴とする請求項３に記載の薄膜トランジスタ。 - 【請求項５】活性半導体層の物質として純粋ポリシリコ
ンを使用するか、または非晶質シリコンをレーザ光処理
法により変化させたポリシリコンを使用することを特徴
とする請求項１に記載の薄膜トランジスタ。 - 【請求項６】活性半導体層が、単一のポリシリコン膜で
形成されることを特徴とする請求項１に記載の薄膜トラ
ンジスタ。 - 【請求項７】活性半導体層との界面を良くするために、
ゲート絶縁膜としてＳｉＯ２を使用することを特徴とす
る請求項１に記載の薄膜トランジスタ。 - 【請求項８】第１半導体層および第２半導体層は、各々
コンタクトを有し、基板上に形成された金属層と、 前記第１活性半導体層とその全ての上面が、前記活性半
導体層とオーバーラップされるように、前記金属層の一
方のエッジ部分に形成された第１導電型の非晶質シリコ
ン層と、 からなることを特徴とする請求項１に記載の薄膜トラン
ジスタ。 - 【請求項９】基板と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の一方上に形成された第１半
導体層と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の他方上に形成された第２半
導体層と、 前記第１半導体層および第２半導体層の互いに対向する
露出されたエッジに近接したその上面とオーバーラップ
されるように、基板上に形成された活性半導体層と、 前記第１半導体層および第２半導体層の各コンタクトを
除外した基板の全ての表面にわたって形成されたゲート
絶縁膜と、 前記コンタクトを介して第１半導体層に連結されるよう
に前記ゲート絶縁膜上に形成された第１電極と、 前記コンタクトを介して第２半導体層に連結されるよう
に前記ゲート絶縁膜上に形成された第２電極と、 ゲート絶縁膜によって隔離され、前記第１半導体層と第
２半導体層との間の幅より狭い幅を有する活性半導体層
の上部に形成されたゲート電極と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項１０】活性半導体層は、前記第１半導体層およ
び第２半導体層より一定間隔離れて基板上に形成された
ポリシリコン層と、 前記ポリシリコン層の両側に各々近接した第１導電型の
イオン注入層とからなることを特徴とする請求項９に記
載の薄膜トランジスタ。 - 【請求項１１】第１半導体層および第２半導体層は、各
々基板上に形成された第１導電型非晶質シリコン層と、 コンタクトを有し、前記非晶質シリコン層上に形成され
た金属層とからなることを特徴とする請求項１に記載の
薄膜トランジスタ。 - 【請求項１２】基板と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の一方上に形成された第１半
導体層と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の他方上に形成された第２半
導体層と、 少なくとも１つの露出されたエッジを有する前記第１半
導体層および第２半導体層間の基板上に形成された第３
半導体層と、 前記第１半導体層および第３半導体層の互いに対向する
露出されたエッジに近接したその上面とオーバーラップ
されるように、基板上に形成された第１活性半導体層
と、 前記第３半導体層および第２半導体層の互いに対向する
露出されたエッジに近接したその上面とオーバーラップ
されるように、基板上に形成された第２活性半導体層
と、 前記第１半導体層および第２半導体層の各コンタクトを
除外した基板の全ての表面にわたって形成されたゲート
絶縁膜と、 コンタクトを介して第１半導体層に連結されるようにゲ
ート絶縁膜上に形成された第１電極と、 コンタクトを介して第２半導体層に連結されるように前
記ゲート絶縁膜上に形成された第２電極と、 ゲート絶縁膜によって隔離され、前記第１半導体層およ
び第２半導体層より一定間隔分前記第１活性半導体層と
オーバーラップされるように形成された第１ゲート電極
と、 ゲート絶縁膜によって隔離され、前記第２半導体層およ
び第３半導体層との間の幅より狭い幅を有するように、
前記第２活性半導体層の上部に形成された第２ゲート電
極と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項１３】第１ないし第３半導体層領域の露出され
たエッジは、傾斜になる構造を有することを特徴とする
請求項１２に記載の薄膜トランジスタ。 - 【請求項１４】第１ないし第３半導体層は、各々基板上
に形成された第１導電型非晶質シリコン層と、 前記非晶質シリコン層上に形成された１つのコンタクト
を有する金属層とからなることを特徴とする請求項１２
に記載の薄膜トランジスタ。 - 【請求項１５】第１活性半導体層は、単一のポリシリコ
ン層からなることを特徴とする請求項１２に記載の薄膜
トランジスタ。 - 【請求項１６】第２活性半導体層は、 前記第２半導体層および第３半導体層と各々オーバーラ
ップされるように形成された第２導電型のイオン注入層
と、 前記第２導電型のイオン注入層の中間に前記第２ゲート
電極の幅と同じに形成された単一のポリシリコン層とか
らなることを特徴とする請求項１２に記載の薄膜トラン
ジスタ。 - 【請求項１７】基板と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の一方上に形成された第１半
導体層と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の他方上に形成された第２半
導体層と、 少なくとも１つの露出されたエッジを有する前記第１半
導体層および第２半導体層間の基板上に形成された第３
半導体層と、 前記第１半導体層および第２半導体層の互いに対向する
露出されたエッジに近接したその上面とオーバーラップ
されるように、基板上に形成された第１活性半導体層
と、 前記第３半導体層および第２半導体層の互いに対向する
露出されたエッジに近接したその上面とオーバーラップ
されるように、基板上に形成された第２活性半導体層
と、 前記第１半導体層および第２半導体層上の各コンタクト
を除外した基板の全ての表面にわたって形成されたゲー
ト絶縁膜と、 前記コンタクトを介して第１半導体層に連結されるよう
にゲート絶縁膜上に形成された第１電極と、 コンタクトを介して第２半導体層に連結されるように前
記ゲート絶縁膜上に形成された第２電極と、 ゲート絶縁膜によって隔離され、前記第１半導体層と第
３半導体層間の幅より狭い幅を有する前記第１活性半導
体層の上部に形成されたゲート電極と、 ゲート絶縁膜によって隔離され、前記第２半導体層およ
び第３半導体層より一定間隔の分前記第２活性半導体層
とオーバーラップされるように形成された第２ゲート電
極と、 を含むことを特徴とする薄膜トランジスタ。 - 【請求項１８】第１半導体層は、 第１コンタクトを有し、基板上に形成された第１金属層
と、 前記第１活性半導体層とその全ての上面がオーバーラッ
プされるように、前記第１金属層の一方のエッジ部分に
形成された第１導電型の第１非晶質シリコン層とからな
り、第２半導体層は、 第２コンタクトを有し、基板上に形成された第２金属層
と、 第２活性半導体層とその全ての上面がオーバーラップさ
れるように、前記第２金属層の一方のエッジ部分に形成
された第１導電型の第２非晶質シリコン層とからなり、
第３半導体層は、 基板上に形成された第３金属層と、 前記第１および第２活性半導体層とその全ての上面がオ
ーバーラップされるように、前記第３金属層の一方のエ
ッジ部分に形成された第１導電型の第３非晶質シリコン
層とからなることを特徴とする薄膜トランジスタ。 - 【請求項１９】第１活性半導体層は、 前記第１および第３半導体層より一定間隔離れて基板上
に形成されたポリシリコン層と、 前記ポリシリコン層の両側に各々近接した第２導電型の
イオン注入層とからなり、かつ第２活性半導体層は、単
一のポリシリコン層からなることを特徴とする請求項１
７に記載の薄膜トランジスタ。 - 【請求項２０】基板と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の一方上に形成された第１半
導体層と、 少なくとも１つの露出されたエッジと、その上面に１つ
のコンタクトを有し、基板の他方上に形成された第２半
導体層と、 少なくとも１つの露出されたエッジを有する前記第１半
導体層および第２半導体層間の基板上に形成された第３
半導体層と、 前記第１半導体層および第３半導体層の互いに対向する
エッジに接触接するように形成された第１活性半導体層
と、 前記第２半導体層および第３半導体層の互いに対向する
エッジに接触するように形成された第２活性半導体層
と、 前記第１半導体層および第２半導体層上の各々のコンタ
クトを除外した基板の全ての表面にわたって形成された
ゲート絶縁膜と、 前記コンタクトを介して第１半導体層に連結されるよう
にゲート絶縁膜上に形成された第１電極と、 コンタクトを介して第２半導体層に連結されるように前
記ゲート絶縁膜上に形成された第２電極と、 ゲート絶縁膜によって隔離され、前記第１半導体層と第
３半導体層間の幅より狭く形成されて前記第１活性半導
体層の上部に形成された第１ゲート電極と、 前記ゲート絶縁膜によって隔離され、前記第２半導体層
の上部に形成された第２ゲート電極とを含むことを特徴
とする薄膜トランジスタ。 - 【請求項２１】第１半導体層は、 第１コンタクトを有し、基板上に形成された第１金属層
と、 その両側が前記第１活性層とコンタクトされるように、
前記第１金属層の一方のエッジ部分に形成された第１導
電型の第１非晶質シリコン層とからなり、第２半導体層
は、 第２コンタクトを有し、基板上に形成された第２金属層
と、 その側方が前記第２活性層とコンタクトされるように、
前記第２金属層の一方のエッジ部分に形成された第１導
電型の第２非晶質シリコン層とからなり、第３半導体層
は、 基板上に形成された第３金属層と、 その両側方が前記第１および第２活性層とコンタクトさ
れるように、前記第３金属層の両方のエッジ部分に形成
された第１導電型の第３非晶質シリコン層とからなるこ
とを特徴とする薄膜トランジスタ。
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