JPH06291246A - マルチチップ半導体装置 - Google Patents
マルチチップ半導体装置Info
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- JPH06291246A JPH06291246A JP5073230A JP7323093A JPH06291246A JP H06291246 A JPH06291246 A JP H06291246A JP 5073230 A JP5073230 A JP 5073230A JP 7323093 A JP7323093 A JP 7323093A JP H06291246 A JPH06291246 A JP H06291246A
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- semiconductor device
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H—ELECTRICITY
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/151—Die mounting substrate
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- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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Abstract
(57)【要約】
【目的】マルチチップ半導体装置において、集積回路チ
ップの実装密度をあげ、放熱効果の高いマルチチップ半
導体装置を得る。 【構成】多層プリント配線板に、内層の導体回路の一部
を外部へ露出させるような段付き凹部を形成し、その段
付き凹部内に集積回路チップがプリント配線板の厚さ方
向に複数搭載され、かつ、集積回路チップの少なくとも
１つが前記内層の導体回路と電気的に接続されている。
ップの実装密度をあげ、放熱効果の高いマルチチップ半
導体装置を得る。 【構成】多層プリント配線板に、内層の導体回路の一部
を外部へ露出させるような段付き凹部を形成し、その段
付き凹部内に集積回路チップがプリント配線板の厚さ方
向に複数搭載され、かつ、集積回路チップの少なくとも
１つが前記内層の導体回路と電気的に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、電子部品搭載器に用い
られる半導体装置に係り、特に多層プリント配線板に集
積回路チップを高密度に実装することを目的とする。
られる半導体装置に係り、特に多層プリント配線板に集
積回路チップを高密度に実装することを目的とする。
【０００２】
【従来の技術】従来、半導体装置は、電子機器の多機能
化、小型化により電子機器の中の組み込まれる電子部品
とそれを実装するための基板からなる半導体装置におい
て、基板の配線密度を高くしたり、あるいは、図７に示
すように、配線基板（１１）に凹部を設け、その凹部に
集積回路チップ（１７）を埋没した状態で搭載し、ワイ
ヤーボンディング（１２）することなより、部品実装後
のプリント配線板の全体の厚さを薄くする工夫をした半
導体装置がある。また、この半導体装置はチップの電極
とプリント配線板側の電極が略同一平面上にあるため、
ワイヤーの距離を短くできる利点がある。更に、上記方
法は、ベアチップを使用することにより、集積回路チッ
プを樹脂モールドしたパッケージと比較して実装するの
に必要な占有面積を小さくすることができるとう効果も
ある。
化、小型化により電子機器の中の組み込まれる電子部品
とそれを実装するための基板からなる半導体装置におい
て、基板の配線密度を高くしたり、あるいは、図７に示
すように、配線基板（１１）に凹部を設け、その凹部に
集積回路チップ（１７）を埋没した状態で搭載し、ワイ
ヤーボンディング（１２）することなより、部品実装後
のプリント配線板の全体の厚さを薄くする工夫をした半
導体装置がある。また、この半導体装置はチップの電極
とプリント配線板側の電極が略同一平面上にあるため、
ワイヤーの距離を短くできる利点がある。更に、上記方
法は、ベアチップを使用することにより、集積回路チッ
プを樹脂モールドしたパッケージと比較して実装するの
に必要な占有面積を小さくすることができるとう効果も
ある。
【０００３】
【発明が解決しようとする課題】しかし、上記の半導体
装置では限られた実装面積を有効に使うには限界であ
り、本発明は、集積回路チップの実装密度を上げるため
に、基板表面の限られた面積上により多くの集積回路チ
ップを搭載可能にした半導体装置を提供するものであ
る。また、使用時には集積回路チップが熱を発生し、し
かも集積回路チップが複数搭載される場合、その発熱量
は相当になり、放熱されずにいると、チップ自体に良い
影響を与えないばかりか、集積回路チップの配線基板か
ら剥離、及びクラックの発生が起こる等の問題がある。
装置では限られた実装面積を有効に使うには限界であ
り、本発明は、集積回路チップの実装密度を上げるため
に、基板表面の限られた面積上により多くの集積回路チ
ップを搭載可能にした半導体装置を提供するものであ
る。また、使用時には集積回路チップが熱を発生し、し
かも集積回路チップが複数搭載される場合、その発熱量
は相当になり、放熱されずにいると、チップ自体に良い
影響を与えないばかりか、集積回路チップの配線基板か
ら剥離、及びクラックの発生が起こる等の問題がある。
【０００４】よって、本発明は、配線基板への集積回路
チップの実装密度をあげ、更に集積回路チップから発生
する熱の放熱効果が高い半導体装置を提供するものであ
る。
チップの実装密度をあげ、更に集積回路チップから発生
する熱の放熱効果が高い半導体装置を提供するものであ
る。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、複数の導体回路を有する多層プリント配線板に複数
の集積回路チップを実装して構成されるマルチチップ半
導体装置において、前記多層プリント配線板に、前記導
体回路のうち、内層の導体回路の一部を外部へ露出させ
る段付き凹部が形成され、その段付き凹部内に集積回路
チップが複数搭載され、前記集積回路チップの少なくと
も１つが、前記内層の導体回路と電気的に接続されてい
ることを特徴とするマルチチップ半導体装置であり、請
求項２に記載の発明は、前記複数の集積回路チップの少
なくとも１つが、リードフレーム上に搭載し樹脂モール
ドされた集積回路部品であることを特徴とする請求項１
に記載のマルチチップ半導体装置であり、請求項３に記
載の発明は、前記多層プリント配線板の少なくとも１層
が金属板であり、その金属板に少なくとも１つの集積回
路チップが直接実装されることを特徴とする請求項１及
び請求項２に記載のマルチチップ半導体装置である。
は、複数の導体回路を有する多層プリント配線板に複数
の集積回路チップを実装して構成されるマルチチップ半
導体装置において、前記多層プリント配線板に、前記導
体回路のうち、内層の導体回路の一部を外部へ露出させ
る段付き凹部が形成され、その段付き凹部内に集積回路
チップが複数搭載され、前記集積回路チップの少なくと
も１つが、前記内層の導体回路と電気的に接続されてい
ることを特徴とするマルチチップ半導体装置であり、請
求項２に記載の発明は、前記複数の集積回路チップの少
なくとも１つが、リードフレーム上に搭載し樹脂モール
ドされた集積回路部品であることを特徴とする請求項１
に記載のマルチチップ半導体装置であり、請求項３に記
載の発明は、前記多層プリント配線板の少なくとも１層
が金属板であり、その金属板に少なくとも１つの集積回
路チップが直接実装されることを特徴とする請求項１及
び請求項２に記載のマルチチップ半導体装置である。
【０００６】
【作用】このように、基板に凹部を設けて、集積回路チ
ップを基板表面に対して厚さ方向に２つ以上重ねるよう
に実装するので、基板表面の集積回路チップ実装に必要
な占有面積を狭くすることができるので、実装密度があ
がり、更に配線基板の金属層にチップを搭載することに
より放熱効果も向上する。
ップを基板表面に対して厚さ方向に２つ以上重ねるよう
に実装するので、基板表面の集積回路チップ実装に必要
な占有面積を狭くすることができるので、実装密度があ
がり、更に配線基板の金属層にチップを搭載することに
より放熱効果も向上する。
【０００７】
【実施例】図１から図３は本発明の実施例を示すもので
あり、図４から図６は他の実施例を示すものである。図
１には本発明にかかる半導体装置の断面図が示されてお
り、この多層プリント配線板（５）は、多層配線板
（１）、金属板（２）、多層配線板（３）からなってい
るものである。金属板（２）は、厚さ１ｍｍのアルミニ
ウム板を陽極酸化処理をし、絶縁層を設けている。そし
て、上記各基板は、絶縁性の接着剤プリプレグ（ガラス
布にエポキシ樹脂を含浸させて半硬化させたもの）を介
して積層され、加熱加圧して多層プリント配線板（５）
を形成している。
あり、図４から図６は他の実施例を示すものである。図
１には本発明にかかる半導体装置の断面図が示されてお
り、この多層プリント配線板（５）は、多層配線板
（１）、金属板（２）、多層配線板（３）からなってい
るものである。金属板（２）は、厚さ１ｍｍのアルミニ
ウム板を陽極酸化処理をし、絶縁層を設けている。そし
て、上記各基板は、絶縁性の接着剤プリプレグ（ガラス
布にエポキシ樹脂を含浸させて半硬化させたもの）を介
して積層され、加熱加圧して多層プリント配線板（５）
を形成している。
【０００８】本発明に係る実施例を図面に従って説明す
る。まず、図２（ａ）に示すように、銅箔により構成さ
れた配線層を有する２枚の内層用回路板（１Ａ）を外層
用銅箔（ａ）と共にプリプレグ（４）を介して積層して
図２（ｂ）のように一体化する。この時、内層の配線層
（ｂ）には、後に集積回路チップを実装するための凹部
を形成した際に、集積回路チップの電極と内層の配線層
（ｂ）とを電気的に接続するための接続用パッド（２
ｂ）を形成しておく。そして、多層配線板（１）に適宜
穿設手段により図２（ｃ）に示すようなスルーホール
（２）を穿設（ドリリング）した後、このスルーホール
（２）の内壁面を銅めっきにて覆うためスルーホールの
化学銅めっき処理を施してめっき層を積層体表面とスル
ーホール（２）内壁面にそれぞれ形成し上部配線層と下
部配線層の電気的な導通を行えるようにする。
る。まず、図２（ａ）に示すように、銅箔により構成さ
れた配線層を有する２枚の内層用回路板（１Ａ）を外層
用銅箔（ａ）と共にプリプレグ（４）を介して積層して
図２（ｂ）のように一体化する。この時、内層の配線層
（ｂ）には、後に集積回路チップを実装するための凹部
を形成した際に、集積回路チップの電極と内層の配線層
（ｂ）とを電気的に接続するための接続用パッド（２
ｂ）を形成しておく。そして、多層配線板（１）に適宜
穿設手段により図２（ｃ）に示すようなスルーホール
（２）を穿設（ドリリング）した後、このスルーホール
（２）の内壁面を銅めっきにて覆うためスルーホールの
化学銅めっき処理を施してめっき層を積層体表面とスル
ーホール（２）内壁面にそれぞれ形成し上部配線層と下
部配線層の電気的な導通を行えるようにする。
【０００９】次いで、この化学銅めっき層の面上にスル
ーホール（２）周辺の一部と配線層形成部位を除きフォ
トレジスト層をパターン状に形成するとともに、このフ
ォトレジスト層から露出する部位に順次銅の電解めっき
層とはんだめっき層を形成し、その後、上記フォトレジ
スト層を除去する。そして、この銅の電解めっき層とは
んだめっき層をマスクにして化学銅めっき層等をエッチ
ングにより除去し、図２（Ｃ）に示すような多層配線板
（１）を製造する。上記方法と同様にして多層配線板
（３）を製造する。
ーホール（２）周辺の一部と配線層形成部位を除きフォ
トレジスト層をパターン状に形成するとともに、このフ
ォトレジスト層から露出する部位に順次銅の電解めっき
層とはんだめっき層を形成し、その後、上記フォトレジ
スト層を除去する。そして、この銅の電解めっき層とは
んだめっき層をマスクにして化学銅めっき層等をエッチ
ングにより除去し、図２（Ｃ）に示すような多層配線板
（１）を製造する。上記方法と同様にして多層配線板
（３）を製造する。
【００１０】次に、厚さ１ｍｍのアルミニウム板を１５
％の硫酸水溶液で温度２０℃、直流電流密度１．０〜
１．２Ａ／ｄｍ2 １０分間の条件で陽極酸化し、酸化皮
膜の膜厚を約３μｍに形成し、表面絶縁層を形成した金
属板（２）を製造する。
％の硫酸水溶液で温度２０℃、直流電流密度１．０〜
１．２Ａ／ｄｍ2 １０分間の条件で陽極酸化し、酸化皮
膜の膜厚を約３μｍに形成し、表面絶縁層を形成した金
属板（２）を製造する。
【００１１】そして、多層配線板（１）、プリプレグ
（４）、金属板（２）、プリプレグ（４）、多層配線板
（３）、の順に重ねあわせ加熱加圧して図３のように金
属板を内層とした多層配線板（５）を得ることができ
る。その多層配線板（５）に集積回路チップを実装する
ために、多層配線板（５）を金属板（２）に達する深さ
で、且つ接続用パッド（２ｂ）を露出するように段付き
凹部（６）をザグリ加工で形成する。集積回路チップと
してベアチップ（７ａ）を凹部（６）の底部に接着剤
（８）で接着し、ベアチップ（７ａ）の電極と多層配線
板（１）の接続用パッド（２ｂ）をワイヤーボンディン
グにより接続する。次に、ベアチップ（７ａ）を搭載し
た凹部（６）にベアチップ（７ａ）及びワイヤーが充分
埋まる程度にエポキシ樹脂（９）を充填し、表面を平滑
にして第２の搭載面を形成する。この時、充填物質は、
エポキシ樹脂に限らず絶縁性のあるものであればよい。
（４）、金属板（２）、プリプレグ（４）、多層配線板
（３）、の順に重ねあわせ加熱加圧して図３のように金
属板を内層とした多層配線板（５）を得ることができ
る。その多層配線板（５）に集積回路チップを実装する
ために、多層配線板（５）を金属板（２）に達する深さ
で、且つ接続用パッド（２ｂ）を露出するように段付き
凹部（６）をザグリ加工で形成する。集積回路チップと
してベアチップ（７ａ）を凹部（６）の底部に接着剤
（８）で接着し、ベアチップ（７ａ）の電極と多層配線
板（１）の接続用パッド（２ｂ）をワイヤーボンディン
グにより接続する。次に、ベアチップ（７ａ）を搭載し
た凹部（６）にベアチップ（７ａ）及びワイヤーが充分
埋まる程度にエポキシ樹脂（９）を充填し、表面を平滑
にして第２の搭載面を形成する。この時、充填物質は、
エポキシ樹脂に限らず絶縁性のあるものであればよい。
【００１２】２つめの集積回路チップとしてリードフレ
ームに搭載し樹脂モールドされたＩＣパッケージ（７
ｂ）をベアチップ（７ａ）上に実装する前に多層配線板
（１）の最外層の接続用パッド（３ｂ）にクリーム半田
を印刷し、ＩＣパッケージ（７ｂ）のアウターリード
（７ｃ）と、接続用パッド（３ｂ）との位置あわせを行
いながら、第２の搭載面に集積回路チップ（７ｂ）を搭
載し、リフローして、クリーム半田を溶融し、アウター
リード（７ｃ）と接続用パッド（３ｂ）を接続し、マル
チチップ半導体装置（１０）を形成する。
ームに搭載し樹脂モールドされたＩＣパッケージ（７
ｂ）をベアチップ（７ａ）上に実装する前に多層配線板
（１）の最外層の接続用パッド（３ｂ）にクリーム半田
を印刷し、ＩＣパッケージ（７ｂ）のアウターリード
（７ｃ）と、接続用パッド（３ｂ）との位置あわせを行
いながら、第２の搭載面に集積回路チップ（７ｂ）を搭
載し、リフローして、クリーム半田を溶融し、アウター
リード（７ｃ）と接続用パッド（３ｂ）を接続し、マル
チチップ半導体装置（１０）を形成する。
【００１３】ベアチップ（７ａ）は、多層配線板（１）
の凹部（６）に実装され、更にその上に２つめの集積回
路チップ（７ｂ）を実装することになるので、半導体装
置使用時に発熱量がおおく発熱しても、ベアチップ（７
ａ）は金属板（２）に直接接続するので金属板（２）を
つたって放熱される。尚、放熱性を向上させるために、
２つめの集積回路チップ（７ｂ）上に放熱用のフィンを
設けることも可能である。
の凹部（６）に実装され、更にその上に２つめの集積回
路チップ（７ｂ）を実装することになるので、半導体装
置使用時に発熱量がおおく発熱しても、ベアチップ（７
ａ）は金属板（２）に直接接続するので金属板（２）を
つたって放熱される。尚、放熱性を向上させるために、
２つめの集積回路チップ（７ｂ）上に放熱用のフィンを
設けることも可能である。
【００１４】上記実施例は、放熱性を考えて、金属板を
内層した多層配線板の例であるが、通常の多層配線板を
ざぐったもの、あるいは、基材のうえに配線層を設け、
感光性ポリイミドで絶縁層を設けて更にその上に配線層
と導電層を形成し、かつ、上下の配線層を接続させなが
ら配線層を形成していくいわゆるビルトアップ法による
多層配線板でもよい。そして、集積回路チップを図４の
ように２つ以上搭載することも可能である。また、集積
回路チップと多層配線板の接続用パッドとのワイヤーボ
ンディングによる接続の方法として、上記実施例の他に
図５に示すようなバリエーションも可能であり、更に集
積回路チップと多層配線板の接続用パッドとの接続も、
ワイヤーボンディングに限らず、図６のようにＴＡＢ
（７ｄ）を使用することも可能である。
内層した多層配線板の例であるが、通常の多層配線板を
ざぐったもの、あるいは、基材のうえに配線層を設け、
感光性ポリイミドで絶縁層を設けて更にその上に配線層
と導電層を形成し、かつ、上下の配線層を接続させなが
ら配線層を形成していくいわゆるビルトアップ法による
多層配線板でもよい。そして、集積回路チップを図４の
ように２つ以上搭載することも可能である。また、集積
回路チップと多層配線板の接続用パッドとのワイヤーボ
ンディングによる接続の方法として、上記実施例の他に
図５に示すようなバリエーションも可能であり、更に集
積回路チップと多層配線板の接続用パッドとの接続も、
ワイヤーボンディングに限らず、図６のようにＴＡＢ
（７ｄ）を使用することも可能である。
【００１５】
【発明の効果】以上のように、本発明によれば、多層配
線板の内層に形成した集積回路チップとの接続用パッド
を露出するように多層配線板をざぐって凹部を形成し、
第１の集積回路チップは内層に形成した集積回路チップ
との接続用パッドと接続し、更にその上に集積回路チッ
プを重ねて搭載することにより集積回路チップを同一面
積上に２つ以上搭載することが可能になるので実装密度
があがり、更に配線基板の金属層にチップを搭載するこ
とにより放熱効果も向上する。
線板の内層に形成した集積回路チップとの接続用パッド
を露出するように多層配線板をざぐって凹部を形成し、
第１の集積回路チップは内層に形成した集積回路チップ
との接続用パッドと接続し、更にその上に集積回路チッ
プを重ねて搭載することにより集積回路チップを同一面
積上に２つ以上搭載することが可能になるので実装密度
があがり、更に配線基板の金属層にチップを搭載するこ
とにより放熱効果も向上する。
【図１】本発明のマルチチップ半導体装置の実施例を示
す断面図である。
す断面図である。
【図２】本発明の実施例の多層配線板の製造過程を示す
断面図である。
断面図である。
【図３】本発明の実施例の製造過程を示すマルチチップ
半導体装置の断面図である。
半導体装置の断面図である。
【図４】本発明の他の実施例のマルチチップ半導体装置
の断面図である。
の断面図である。
【図５】本発明の他の実施例のマルチチップ半導体装置
の断面図である。
の断面図である。
【図６】本発明の他の実施例のマルチチップ半導体装置
の断面図である。
の断面図である。
【図７】従来のマルチチップ半導体装置の断面図であ
る。
る。
１…多層配線板 ２…金属板 ３…多層配線板 ４…
プリプレグ ５…多層配線板 ６…凹部 ７ａ…ベアチップ ７ｂ
…ＩＣパッケージ ８…接着剤 ９…エポキシ樹脂 １０…マルチチップ半
導体装置
プリプレグ ５…多層配線板 ６…凹部 ７ａ…ベアチップ ７ｂ
…ＩＣパッケージ ８…接着剤 ９…エポキシ樹脂 １０…マルチチップ半
導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/065 25/07 25/18 8719−4Ｍ Ｈ０１Ｌ 23/12 Ｗ 25/08 Ｚ
Claims (3)
- 【請求項１】複数の導体回路を有する多層プリント配線
板に複数の集積回路チップを実装して構成されるマルチ
チップ半導体装置において、 前記多層プリント配線板に、前記導体回路のうち内層の
導体回路の一部を外部へ露出させる段付き凹部が形成さ
れ、その段付き凹部内に集積回路チップが多層プリント
配線板の厚さ方向に複数搭載され、前記集積回路チップ
の少なくとも１つが、前記内層の導体回路と電気的に接
続されていることを特徴とするマルチチップ半導体装
置。 - 【請求項２】前記複数の集積回路チップの少なくとも１
つが、リードフレーム上に搭載し樹脂モールドされた集
積回路部品であることを特徴とする請求項１に記載のマ
ルチチップ半導体装置。 - 【請求項３】前記多層プリント配線板の少なくとも１層
が金属板であり、その金属板に少なくとも１つの集積回
路チップが直接実装されることを特徴とする請求項１及
び請求項２に記載のマルチチップ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073230A JPH06291246A (ja) | 1993-03-31 | 1993-03-31 | マルチチップ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073230A JPH06291246A (ja) | 1993-03-31 | 1993-03-31 | マルチチップ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291246A true JPH06291246A (ja) | 1994-10-18 |
Family
ID=13512177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073230A Pending JPH06291246A (ja) | 1993-03-31 | 1993-03-31 | マルチチップ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291246A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098213A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体素子の実装方法およびこの方法により製作されたマルチチップモジュール |
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| CN112235933A (zh) * | 2019-06-30 | 2021-01-15 | 南通深南电路有限公司 | 电路板及其制备方法、半导体封装体 |
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1993
- 1993-03-31 JP JP5073230A patent/JPH06291246A/ja active Pending
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