JPH06250217A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06250217A JPH06250217A JP3554393A JP3554393A JPH06250217A JP H06250217 A JPH06250217 A JP H06250217A JP 3554393 A JP3554393 A JP 3554393A JP 3554393 A JP3554393 A JP 3554393A JP H06250217 A JPH06250217 A JP H06250217A
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Abstract
(57)【要約】
【目的】 ＴＦＴアクティヴマトリクスの画素に用いら
れるＩＴＯ膜の汚染を防止すること。 【構成】 第１の金属膜（２６）をゲート電極（２５
Ｂ）と画素電極（２５Ａ）との上に選択形成し、全面に
第２の絶縁膜（２７）、非晶質半導体層（２８）、第３
の絶縁膜（２９）を順次形成する。動作半導体層の保護
膜（２９Ａ）を形成したのちに、動作半導体層（２８
Ａ）を形成し、第１の金属膜（２６）と同種の第２の金
属膜（３１）、第３の金属膜（３２）を順次形成し、第
３の金属膜（３１），第２の金属膜（３２）及びと画素
電極（２５Ａ）の上に選択形成された第１の金属膜（２
６Ａ）とをエッチング・除去する。
れるＩＴＯ膜の汚染を防止すること。 【構成】 第１の金属膜（２６）をゲート電極（２５
Ｂ）と画素電極（２５Ａ）との上に選択形成し、全面に
第２の絶縁膜（２７）、非晶質半導体層（２８）、第３
の絶縁膜（２９）を順次形成する。動作半導体層の保護
膜（２９Ａ）を形成したのちに、動作半導体層（２８
Ａ）を形成し、第１の金属膜（２６）と同種の第２の金
属膜（３１）、第３の金属膜（３２）を順次形成し、第
３の金属膜（３１），第２の金属膜（３２）及びと画素
電極（２５Ａ）の上に選択形成された第１の金属膜（２
６Ａ）とをエッチング・除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、ＬＣＤ（Liquid Crystal Dis
play: 液晶表示装置）に用いられるＴＦＴ（Thin Film
Transistor:薄膜トランジスタ）アクティヴマトリクス
の製造方法の改善に関する。
関し、更に詳しく言えば、ＬＣＤ（Liquid Crystal Dis
play: 液晶表示装置）に用いられるＴＦＴ（Thin Film
Transistor:薄膜トランジスタ）アクティヴマトリクス
の製造方法の改善に関する。
【０００２】
【従来の技術】以下で、従来例に係る半導体装置の製造
方法について図面を参照しながら説明する。図１１〜図
１７は、従来例に係る半導体装置の製造方法の工程説明
図である。まず図１１に示す如く、ガラス基板（１０
１）にゲート（１０２）および補助容量電極（１０３）
を形成し、全面に第１のゲート絶縁膜（１０４）を積層
した後、前記補助容量電極（１０３）と重畳する位置に
ＩＴＯより成る表示電極（１０５）が形成されて図１２
の構成が達成される。
方法について図面を参照しながら説明する。図１１〜図
１７は、従来例に係る半導体装置の製造方法の工程説明
図である。まず図１１に示す如く、ガラス基板（１０
１）にゲート（１０２）および補助容量電極（１０３）
を形成し、全面に第１のゲート絶縁膜（１０４）を積層
した後、前記補助容量電極（１０３）と重畳する位置に
ＩＴＯより成る表示電極（１０５）が形成されて図１２
の構成が達成される。
【０００３】続いて図１３の如く、第２のゲート絶縁膜
（１０６）がガラス基板（１０１）全面に積層された
後、順次ａ−Ｓｉ膜（１０７）およびＮ+ａ−Ｓｉ（１
０８）を積層し、周知のホトエッチング技術により、Ｔ
ＦＴの活性領域のみ残してａ−Ｓｉ（１０７）およびＮ
+ａ−Ｓｉ（１０８）が同時にエッチングされ、図１４
の如き構成が達成される。
（１０６）がガラス基板（１０１）全面に積層された
後、順次ａ−Ｓｉ膜（１０７）およびＮ+ａ−Ｓｉ（１
０８）を積層し、周知のホトエッチング技術により、Ｔ
ＦＴの活性領域のみ残してａ−Ｓｉ（１０７）およびＮ
+ａ−Ｓｉ（１０８）が同時にエッチングされ、図１４
の如き構成が達成される。
【０００４】更に、図１５の如く、ソース電極（１０
９）と表示電極（１０５）の接続のために、コンタクト
孔（１１０）を形成し、全面に例えばＡｌを積層し、ホ
トエッチングによりソース電極（１０９）およびドレイ
ン電極（１１１）を形成した。最後に、図１６の如く、
ソース電極（１０９）およびドレイン電極（１１１）を
マスクとして、ＴＦＴのチャンネル領域に対応するＮ+
ａ−Ｓｉ（１０８）をエッチングし、ＴＦＴが形成され
ていた。
９）と表示電極（１０５）の接続のために、コンタクト
孔（１１０）を形成し、全面に例えばＡｌを積層し、ホ
トエッチングによりソース電極（１０９）およびドレイ
ン電極（１１１）を形成した。最後に、図１６の如く、
ソース電極（１０９）およびドレイン電極（１１１）を
マスクとして、ＴＦＴのチャンネル領域に対応するＮ+
ａ−Ｓｉ（１０８）をエッチングし、ＴＦＴが形成され
ていた。
【０００５】一方、液晶の駆動電圧を上げるために、図
１７に示すように、表示電極（１０５）上の第２のゲー
ト絶縁膜（１０６）を除くものもあった。この場合、前
記コンタクト孔（１１０）の形成工程で、この第２のゲ
ート絶縁膜（１０６）を除去すればよい。
１７に示すように、表示電極（１０５）上の第２のゲー
ト絶縁膜（１０６）を除くものもあった。この場合、前
記コンタクト孔（１１０）の形成工程で、この第２のゲ
ート絶縁膜（１０６）を除去すればよい。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、第２のゲート絶縁膜（１０６）の成
膜工程において、画素電極（１０５）が露出している。
このため、図１８に示すように、第２のゲート絶縁膜
（１０６）の成膜時に用いられるガス〔例えばシラン(S
iH4)や、アンモニア(NH3) 〕に含まれる水素（Ｈ）と画
素電極（１０５）を構成するＩＴＯ膜とが還元反応する
ことで、画素電極（１０５）が薄茶色に着色されてその
透過率が低下するというような問題が生じる。
来の方法によると、第２のゲート絶縁膜（１０６）の成
膜工程において、画素電極（１０５）が露出している。
このため、図１８に示すように、第２のゲート絶縁膜
（１０６）の成膜時に用いられるガス〔例えばシラン(S
iH4)や、アンモニア(NH3) 〕に含まれる水素（Ｈ）と画
素電極（１０５）を構成するＩＴＯ膜とが還元反応する
ことで、画素電極（１０５）が薄茶色に着色されてその
透過率が低下するというような問題が生じる。
【０００７】また、一般にＩＴＯ膜は、その表面に水な
どが吸着しやすく、汚染されたりしやすいので、ＩＴＯ
膜からなる画素電極（１０５）は第２のゲート絶縁膜
（１０６）の成膜工程までに汚染されるという問題が生
じる。さらに、画素電極（１０５）が汚染されてしまう
と、第１のゲート絶縁膜（１０６）をパターニングする
際のエッチング工程で、第２のゲート絶縁膜（１０６）
が図１８に示すような逆テーパ形状になりやすく、のち
にここからクラックなどが生じる原因となる。なお、こ
こで図１８は従来例の問題点の説明図である。
どが吸着しやすく、汚染されたりしやすいので、ＩＴＯ
膜からなる画素電極（１０５）は第２のゲート絶縁膜
（１０６）の成膜工程までに汚染されるという問題が生
じる。さらに、画素電極（１０５）が汚染されてしまう
と、第１のゲート絶縁膜（１０６）をパターニングする
際のエッチング工程で、第２のゲート絶縁膜（１０６）
が図１８に示すような逆テーパ形状になりやすく、のち
にここからクラックなどが生じる原因となる。なお、こ
こで図１８は従来例の問題点の説明図である。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、画素形成領域以外の領域に遮光
膜（２３）が形成された透明基板（２１）上に、第１の
絶縁膜（２４），ＩＴＯ膜（２５）を順次形成し、該第
１のＩＴＯ膜（２５）を選択的にエッチング・除去して
ゲート電極（２５Ｂ）と画素電極（２５Ａ）とを形成
し、全面に第１の金属膜（２６）を形成したのちに、該
第１の金属膜（２６）を選択的にエッチング・除去して
ゲート電極（２５Ｂ）と画素電極（２５Ａ）との上に残
存させ、全面に第２の絶縁膜（２７）を形成したのち
に、コンタクト用半導体層（３０Ａ）、（３０Ｂ）およ
び動作半導体層（２８Ａ）を形成し、上面に、第２の金
属膜（３１），第３の金属膜（３２）を順次形成し、第
３の金属膜（３２），第２の金属膜（３１）及び画素電
極（２５Ａ）の上に選択形成された第１の金属膜（２６
Ａ）をエッチング・除去して、ソース／ドレイン電極
（３３，３４）を形成しながら画素電極（２５Ａ）を露
出させることにより、第２のＩＴＯ膜（５）の汚染や、
第２のＩＴＯ膜（５）が還元され、薄茶色に着色される
などして透過率が低下することを抑止することや、ＩＴ
Ｏ膜（１０２）の汚染に伴って SiNX 膜（１０６）がオ
ーバーエッチングされ、図２９に示すような逆テーパ形
状になることで、クラックが生じることを抑止すること
が可能になる半導体装置の製造方法を提供するものであ
る。
に鑑み成されたもので、画素形成領域以外の領域に遮光
膜（２３）が形成された透明基板（２１）上に、第１の
絶縁膜（２４），ＩＴＯ膜（２５）を順次形成し、該第
１のＩＴＯ膜（２５）を選択的にエッチング・除去して
ゲート電極（２５Ｂ）と画素電極（２５Ａ）とを形成
し、全面に第１の金属膜（２６）を形成したのちに、該
第１の金属膜（２６）を選択的にエッチング・除去して
ゲート電極（２５Ｂ）と画素電極（２５Ａ）との上に残
存させ、全面に第２の絶縁膜（２７）を形成したのち
に、コンタクト用半導体層（３０Ａ）、（３０Ｂ）およ
び動作半導体層（２８Ａ）を形成し、上面に、第２の金
属膜（３１），第３の金属膜（３２）を順次形成し、第
３の金属膜（３２），第２の金属膜（３１）及び画素電
極（２５Ａ）の上に選択形成された第１の金属膜（２６
Ａ）をエッチング・除去して、ソース／ドレイン電極
（３３，３４）を形成しながら画素電極（２５Ａ）を露
出させることにより、第２のＩＴＯ膜（５）の汚染や、
第２のＩＴＯ膜（５）が還元され、薄茶色に着色される
などして透過率が低下することを抑止することや、ＩＴ
Ｏ膜（１０２）の汚染に伴って SiNX 膜（１０６）がオ
ーバーエッチングされ、図２９に示すような逆テーパ形
状になることで、クラックが生じることを抑止すること
が可能になる半導体装置の製造方法を提供するものであ
る。
【０００９】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、製造工程中にＩＴＯ膜からなる画素電極（２５Ａ）
の上に、第１の金属膜（２６）を選択形成し、第３の金
属膜（３２），第２の金属膜（３１）及び画素電極（２
５Ａ）の上に選択形成された第１の金属膜（２６Ａ）を
エッチング・除去して、ソース／ドレイン電極（３３，
３４）を形成しながら画素電極（２５Ａ）を露出させて
いる。
ば、製造工程中にＩＴＯ膜からなる画素電極（２５Ａ）
の上に、第１の金属膜（２６）を選択形成し、第３の金
属膜（３２），第２の金属膜（３１）及び画素電極（２
５Ａ）の上に選択形成された第１の金属膜（２６Ａ）を
エッチング・除去して、ソース／ドレイン電極（３３，
３４）を形成しながら画素電極（２５Ａ）を露出させて
いる。
【００１０】このため、当該装置が完成するまではＩＴ
Ｏ膜からなる画素電極（２５Ａ）が外気に晒されること
が全くないので、画素電極（２５Ａ）が汚染されたり、
還元されたりすることを抑止することが可能になる。こ
れにより、ＩＴＯ膜が還元され、薄茶色に着色されて透
過率が低下することを抑止することが可能になり、ま
た、ＩＴＯ膜が汚染されないので、第１の SiNX 膜（２
７）がサイドエッチングされ、図１８に示すような逆テ
ーパ形状になることを抑止できるので、これが原因とな
るクラックが生じることを抑止することが可能になる。
Ｏ膜からなる画素電極（２５Ａ）が外気に晒されること
が全くないので、画素電極（２５Ａ）が汚染されたり、
還元されたりすることを抑止することが可能になる。こ
れにより、ＩＴＯ膜が還元され、薄茶色に着色されて透
過率が低下することを抑止することが可能になり、ま
た、ＩＴＯ膜が汚染されないので、第１の SiNX 膜（２
７）がサイドエッチングされ、図１８に示すような逆テ
ーパ形状になることを抑止できるので、これが原因とな
るクラックが生じることを抑止することが可能になる。
【００１１】なお、本発明に係る半導体装置の製造方法
において、第２の金属膜（３１）は第１の金属膜（２
６）と同種類の金属からなり、かつ第２の金属膜（３
１）及び画素電極（２５Ａ）の上に選択形成された第１
の金属膜（２６Ａ）を同時にエッチング・除去してい
る。このため、同じエッチング条件で画素電極（２５
Ａ）の上に選択形成された第１の金属膜（２６Ａ）と第
２の金属膜（３１）とをエッチング・除去できるので、
工程の簡略化が可能になる。
において、第２の金属膜（３１）は第１の金属膜（２
６）と同種類の金属からなり、かつ第２の金属膜（３
１）及び画素電極（２５Ａ）の上に選択形成された第１
の金属膜（２６Ａ）を同時にエッチング・除去してい
る。このため、同じエッチング条件で画素電極（２５
Ａ）の上に選択形成された第１の金属膜（２６Ａ）と第
２の金属膜（３１）とをエッチング・除去できるので、
工程の簡略化が可能になる。
【００１２】
（１）第１の実施例 以下に本発明の第１の実施例に係る半導体装置の製造方
法を図１〜図１０を参照しながら説明する。まず、ガラ
ス基板（２１）の上に補助容量電極となり、膜厚１２０
０ の第１のＩＴＯ膜（２２）をスパッタ法によって形
成し、その上に遮光性があって、膜厚１５００ の第１
のＣｒ膜（２３）を形成したのちに、画素電極形成領域
の第１のＣｒ膜（２３）を選択的に除去する。次に、全
面に膜厚８０００ のSiO2膜（２４）をシラン(SiH4)ガ
スを用いた減圧ＣＶＤ法によって形成し、次いで画素電
極となり、膜厚１２００ の第２のＩＴＯ膜（２５）を
スパッタ法によって全面に形成する（図１）。
法を図１〜図１０を参照しながら説明する。まず、ガラ
ス基板（２１）の上に補助容量電極となり、膜厚１２０
０ の第１のＩＴＯ膜（２２）をスパッタ法によって形
成し、その上に遮光性があって、膜厚１５００ の第１
のＣｒ膜（２３）を形成したのちに、画素電極形成領域
の第１のＣｒ膜（２３）を選択的に除去する。次に、全
面に膜厚８０００ のSiO2膜（２４）をシラン(SiH4)ガ
スを用いた減圧ＣＶＤ法によって形成し、次いで画素電
極となり、膜厚１２００ の第２のＩＴＯ膜（２５）を
スパッタ法によって全面に形成する（図１）。
【００１３】次に、第２のＩＴＯ膜（２５）が画素電極
形成領域とゲート電極形成領域に残存するように塩酸系
エッチング液でエッチング・除去して画素電極（２５
Ａ）を形成したのちに、膜厚１５００ の第１のＭｏ膜
（２６）をスパッタ法によって全面に形成する（図
２）。次いで、第１のＭｏ膜（２６）がゲート電極形成
領域にある第２のＩＴＯ膜（２５Ｂ）上と、画素電極
（２５Ａ）上に残存するように第１のＭｏ膜（２６）を
塩酸と塩化第二鉄の溶液との混合液によって選択的にエ
ッチング・除去し、第２のＩＴＯ膜（２５Ｂ）と第１の
Ｍｏ膜（２６Ｂ）との２層構造からなるゲート電極（２
６Ｃ）を形成し、同時に画素電極（２５Ａ）の保護膜と
なるＩＴＯ保護膜（２６Ａ）を形成する（図３）。
形成領域とゲート電極形成領域に残存するように塩酸系
エッチング液でエッチング・除去して画素電極（２５
Ａ）を形成したのちに、膜厚１５００ の第１のＭｏ膜
（２６）をスパッタ法によって全面に形成する（図
２）。次いで、第１のＭｏ膜（２６）がゲート電極形成
領域にある第２のＩＴＯ膜（２５Ｂ）上と、画素電極
（２５Ａ）上に残存するように第１のＭｏ膜（２６）を
塩酸と塩化第二鉄の溶液との混合液によって選択的にエ
ッチング・除去し、第２のＩＴＯ膜（２５Ｂ）と第１の
Ｍｏ膜（２６Ｂ）との２層構造からなるゲート電極（２
６Ｃ）を形成し、同時に画素電極（２５Ａ）の保護膜と
なるＩＴＯ保護膜（２６Ａ）を形成する（図３）。
【００１４】しかしここでは、ＩＴＯとＭｏを連続形成
し、前述した塩酸と塩化第二鉄の溶液との混合液をエッ
チャントとして一度にエッチングして形成してもよい。
次に、シランガスを用いたＣＶＤ法によって膜厚５００
０ の第１の SiNX 膜（２７）を全面に形成したのち
に、プラズマＣＶＤ法によって膜厚７００ のアモルフ
ァスシリコン膜〔以下a-Si膜と称する〕（２８）を全面
に形成し、さらにシランガスを用いたＣＶＤ法によって
膜厚２５００ の第２の SiNX 膜（２９）を形成する
（図４）。
し、前述した塩酸と塩化第二鉄の溶液との混合液をエッ
チャントとして一度にエッチングして形成してもよい。
次に、シランガスを用いたＣＶＤ法によって膜厚５００
０ の第１の SiNX 膜（２７）を全面に形成したのち
に、プラズマＣＶＤ法によって膜厚７００ のアモルフ
ァスシリコン膜〔以下a-Si膜と称する〕（２８）を全面
に形成し、さらにシランガスを用いたＣＶＤ法によって
膜厚２５００ の第２の SiNX 膜（２９）を形成する
（図４）。
【００１５】次いで、第２の SiNX 膜（２９）がゲート
電極（２６Ｃ）の形成領域に残存するように、フッ酸と
フッ化アンモニウムの溶液との混合液でエッチング・除
去して動作半導体層の保護膜（２９Ａ）を形成し（図
５）、膜厚３００ のｎ+ アモルファスシリコン膜〔以
下n + a-Si膜と称する〕（３０）をプラズマＣＶＤ法で
全面に形成する（図６）。
電極（２６Ｃ）の形成領域に残存するように、フッ酸と
フッ化アンモニウムの溶液との混合液でエッチング・除
去して動作半導体層の保護膜（２９Ａ）を形成し（図
５）、膜厚３００ のｎ+ アモルファスシリコン膜〔以
下n + a-Si膜と称する〕（３０）をプラズマＣＶＤ法で
全面に形成する（図６）。
【００１６】次に、ソース／ドレイン〔以下Ｓ／Ｄと称
する〕電極の形成領域にn + a-Si膜（３０）が残存する
ようにn + a-Si膜（３０）とａ−Ｓｉを硝酸，フッ酸及
び酢酸の混合液によって連続してエッチング・除去して
動作半導体層（３８）とＳ／Ｄコンタクト領域層（３０
Ａ，３０Ｂ）を形成する（図７）。その後、第１の SiN
X 膜（２７）をフッ酸とフッ化アンモニウムの溶液との
混合液で選択的にエッチング・除去して画素電極形成領
域のＩＴＯ保護膜（２６Ａ）を露出させる（図８）。
する〕電極の形成領域にn + a-Si膜（３０）が残存する
ようにn + a-Si膜（３０）とａ−Ｓｉを硝酸，フッ酸及
び酢酸の混合液によって連続してエッチング・除去して
動作半導体層（３８）とＳ／Ｄコンタクト領域層（３０
Ａ，３０Ｂ）を形成する（図７）。その後、第１の SiN
X 膜（２７）をフッ酸とフッ化アンモニウムの溶液との
混合液で選択的にエッチング・除去して画素電極形成領
域のＩＴＯ保護膜（２６Ａ）を露出させる（図８）。
【００１７】次に、全面に膜厚５００ の第２のＭｏ膜
（３１），膜厚７５００ のＡｌ膜（３２）をスパッタ
法によって順次形成する（図９）。次いで、保護膜（２
９Ａ）と画素電極（２５Ａ）との形成領域に開口部が形
成されるように、Ａｌ膜（３２），第２のＭｏ膜（３
１）及びＩＴＯ保護膜（２６Ａ）を燐酸と硝酸との混合
液によって同時に選択的にエッチング・除去し、画素電
極（２５Ａ）を露出させ、Ｓ／Ｄ電極（３３，３４）を
形成する（図１０）。
（３１），膜厚７５００ のＡｌ膜（３２）をスパッタ
法によって順次形成する（図９）。次いで、保護膜（２
９Ａ）と画素電極（２５Ａ）との形成領域に開口部が形
成されるように、Ａｌ膜（３２），第２のＭｏ膜（３
１）及びＩＴＯ保護膜（２６Ａ）を燐酸と硝酸との混合
液によって同時に選択的にエッチング・除去し、画素電
極（２５Ａ）を露出させ、Ｓ／Ｄ電極（３３，３４）を
形成する（図１０）。
【００１８】以上のようにして、本発明の第１の実施例
に係る半導体装置の製造方法によれば、第１のＭｏ膜
（２６）をパターニングする際に、ゲート電極形成領域
のみならず、画素電極（２５Ａ）上にも残存するように
してエッチング・除去させ、画素電極（２５Ａ）上にＩ
ＴＯ保護膜（２６Ａ）を形成し、Ｓ／Ｄ電極（３３，３
４）を形成する際のＡｌ膜（３２）及び第２のＭｏ膜
（３１）のエッチングの際に、同時にＭｏからなるＩＴ
Ｏ保護膜（２６Ａ）を除去している。
に係る半導体装置の製造方法によれば、第１のＭｏ膜
（２６）をパターニングする際に、ゲート電極形成領域
のみならず、画素電極（２５Ａ）上にも残存するように
してエッチング・除去させ、画素電極（２５Ａ）上にＩ
ＴＯ保護膜（２６Ａ）を形成し、Ｓ／Ｄ電極（３３，３
４）を形成する際のＡｌ膜（３２）及び第２のＭｏ膜
（３１）のエッチングの際に、同時にＭｏからなるＩＴ
Ｏ保護膜（２６Ａ）を除去している。
【００１９】このため、第１の SiNX 膜（２７）の成膜
工程において、画素電極（２５Ａ）が露出していないの
で、第１の SiNX 膜（２７）の成膜時に反応ガスとして
用いられるシラン(SiH4)に含まれる水素（Ｈ）とＩＴＯ
膜からなる画素電極（２５Ａ）とが反応することがな
く、よって画素電極（２５Ａ）が薄茶色に着色して透過
率が低下することを抑止できる。
工程において、画素電極（２５Ａ）が露出していないの
で、第１の SiNX 膜（２７）の成膜時に反応ガスとして
用いられるシラン(SiH4)に含まれる水素（Ｈ）とＩＴＯ
膜からなる画素電極（２５Ａ）とが反応することがな
く、よって画素電極（２５Ａ）が薄茶色に着色して透過
率が低下することを抑止できる。
【００２０】また、最後にＴＦＴが完成されるまで、Ｉ
ＴＯ膜からなる画素電極（２５Ａ）が露出されることが
ないので、画素電極（２５Ａ）が製造中にほとんど汚染
されずに済む。これにより、第１の SiNX 膜（２７）が
逆テーパ形状になることでクラックが生じる原因という
ような、画素電極（２５Ａ）が汚染されている場合に生
じがちな問題を抑止することが可能になる。
ＴＯ膜からなる画素電極（２５Ａ）が露出されることが
ないので、画素電極（２５Ａ）が製造中にほとんど汚染
されずに済む。これにより、第１の SiNX 膜（２７）が
逆テーパ形状になることでクラックが生じる原因という
ような、画素電極（２５Ａ）が汚染されている場合に生
じがちな問題を抑止することが可能になる。
【００２１】さらに、本実施例においては、ＩＴＯ保護
膜（２６Ａ）はＭｏからなるので、Ｓ／Ｄ電極（３３，
３４）を構成する第２のＭｏ膜（３１）をエッチングす
る際に同時にＩＴＯ保護膜（２６Ａ）をエッチング・除
去でき、また、ＭｏとＡｌ膜は同じエッチング液（燐酸
と硝酸との混合液）でエッチングできるので、Ａｌ膜
（３２），第２のＭｏ膜（３１）及びＩＴＯ保護膜（２
６Ａ）を同時にエッチング・除去することが可能にな
る。
膜（２６Ａ）はＭｏからなるので、Ｓ／Ｄ電極（３３，
３４）を構成する第２のＭｏ膜（３１）をエッチングす
る際に同時にＩＴＯ保護膜（２６Ａ）をエッチング・除
去でき、また、ＭｏとＡｌ膜は同じエッチング液（燐酸
と硝酸との混合液）でエッチングできるので、Ａｌ膜
（３２），第２のＭｏ膜（３１）及びＩＴＯ保護膜（２
６Ａ）を同時にエッチング・除去することが可能にな
る。
【００２２】このため、工程の簡略化が可能になる。な
お、本実施例において、ガラス基板（２１）は透明基板
の一例であり、Ｃｒ膜（２３）は遮光膜（２３）の一例
である。また、SiO2膜（２４）は第１の絶縁膜（２４）
の一例であり、第１のＭｏ膜（２６）は第１の金属膜の
一例である。さらに、第１の SiNX 膜（２７）は第２の
絶縁膜の一例であり、a-Si膜（２８）は非晶質半導体層
の一例である。また、第２の SiNX 膜（２９）は第３の
絶縁膜の一例であり、第２のＭｏ膜（３１），Ａｌ膜
（３２）はそれぞれ第２の金属膜（３１）、第３の金属
膜（３２）の一例である。
お、本実施例において、ガラス基板（２１）は透明基板
の一例であり、Ｃｒ膜（２３）は遮光膜（２３）の一例
である。また、SiO2膜（２４）は第１の絶縁膜（２４）
の一例であり、第１のＭｏ膜（２６）は第１の金属膜の
一例である。さらに、第１の SiNX 膜（２７）は第２の
絶縁膜の一例であり、a-Si膜（２８）は非晶質半導体層
の一例である。また、第２の SiNX 膜（２９）は第３の
絶縁膜の一例であり、第２のＭｏ膜（３１），Ａｌ膜
（３２）はそれぞれ第２の金属膜（３１）、第３の金属
膜（３２）の一例である。
【００２３】（２）第２の実施例 以下で、本発明の第２の実施例に係る半導体装置の製造
方法について図１〜図１０を参照しながら説明する。第
２の実施例の第１の実施例との相違点は、第１，第２の
金属膜（２６，３１）の一例としてＣｒ膜を用いている
点である。なお、第１の実施例と共通する事項（膜の機
能、膜厚，膜の形成条件など）については重複するので
説明を省略し、全実施例で用いた符号を使い説明する。
方法について図１〜図１０を参照しながら説明する。第
２の実施例の第１の実施例との相違点は、第１，第２の
金属膜（２６，３１）の一例としてＣｒ膜を用いている
点である。なお、第１の実施例と共通する事項（膜の機
能、膜厚，膜の形成条件など）については重複するので
説明を省略し、全実施例で用いた符号を使い説明する。
【００２４】まず、ガラス基板（２１）の上に第１のＩ
ＴＯ膜（２２）を形成し、その上に第１のＣｒ膜（２
３）を形成したのちに、画素電極形成領域の第１のＣｒ
膜（２３）を選択的に除去する。次に、全面にSiO2膜
（２４）を形成し、次いで第２のＩＴＯ膜（２５）を全
面に形成する（図１）。次に、第２のＩＴＯ膜（２５）
が画素電極形成領域とゲート電極形成領域に残存するよ
うにエッチング・除去して画素電極（２５Ａ）を形成し
たのちに、膜厚１５００ の第１のＣｒ膜（２６）をス
パッタ法で全面に形成する（図２）。
ＴＯ膜（２２）を形成し、その上に第１のＣｒ膜（２
３）を形成したのちに、画素電極形成領域の第１のＣｒ
膜（２３）を選択的に除去する。次に、全面にSiO2膜
（２４）を形成し、次いで第２のＩＴＯ膜（２５）を全
面に形成する（図１）。次に、第２のＩＴＯ膜（２５）
が画素電極形成領域とゲート電極形成領域に残存するよ
うにエッチング・除去して画素電極（２５Ａ）を形成し
たのちに、膜厚１５００ の第１のＣｒ膜（２６）をス
パッタ法で全面に形成する（図２）。
【００２５】次いで、第１のＣｒ膜（２６）がゲート電
極形成領域にある第２のＩＴＯ膜（２５Ｂ）上と、画素
電極（２５Ａ）上に残存するように第１のＣｒ膜（２
６）を硝酸第２セリウムアンモニウムの溶液と過塩素酸
との混合液によって選択的にエッチング・除去し、第２
のＩＴＯ膜（２５Ｂ）と第１のＣｒ膜（２６Ｂ）との２
層構造からなるゲート電極（２６Ｃ）を形成し、同時に
画素電極（２５Ａ）の保護膜となるＩＴＯ保護膜（２６
Ａ）を形成する（図３）。
極形成領域にある第２のＩＴＯ膜（２５Ｂ）上と、画素
電極（２５Ａ）上に残存するように第１のＣｒ膜（２
６）を硝酸第２セリウムアンモニウムの溶液と過塩素酸
との混合液によって選択的にエッチング・除去し、第２
のＩＴＯ膜（２５Ｂ）と第１のＣｒ膜（２６Ｂ）との２
層構造からなるゲート電極（２６Ｃ）を形成し、同時に
画素電極（２５Ａ）の保護膜となるＩＴＯ保護膜（２６
Ａ）を形成する（図３）。
【００２６】次に、第１の SiNX 膜（２７）を全面に形
成したのちに、a-Si膜（２８）を全面に形成し、さらに
第２の SiNX 膜（２９）を形成する（図４）。次いで、
第２の SiNX 膜（２９）がゲート電極（２６Ｃ）形成領
域に残存するようにエッチング・除去して動作半導体層
の保護膜（２９Ａ）を形成し（図５）、n + a-Si膜（３
０）をプラズマＣＶＤ法で全面に形成する（図６）。
成したのちに、a-Si膜（２８）を全面に形成し、さらに
第２の SiNX 膜（２９）を形成する（図４）。次いで、
第２の SiNX 膜（２９）がゲート電極（２６Ｃ）形成領
域に残存するようにエッチング・除去して動作半導体層
の保護膜（２９Ａ）を形成し（図５）、n + a-Si膜（３
０）をプラズマＣＶＤ法で全面に形成する（図６）。
【００２７】次に、Ｓ／Ｄ電極の形成領域にn + a-Si膜
（３０）が残存するようにn + a-Si膜（３０）とa-Si膜
（２８）を連続してをエッチング・除去し、Ｓ／Ｄコン
タクト領域層（３０Ａ，３０Ｂ）、動作半導体層（２８
Ａ）を形成する（図７）。その後、第１の SiNX 膜（２
７）を選択的にエッチング・除去して画素電極形成領域
のＩＴＯ保護膜（２６Ａ）を露出させる（図８）。
（３０）が残存するようにn + a-Si膜（３０）とa-Si膜
（２８）を連続してをエッチング・除去し、Ｓ／Ｄコン
タクト領域層（３０Ａ，３０Ｂ）、動作半導体層（２８
Ａ）を形成する（図７）。その後、第１の SiNX 膜（２
７）を選択的にエッチング・除去して画素電極形成領域
のＩＴＯ保護膜（２６Ａ）を露出させる（図８）。
【００２８】次に、全面に膜厚５００ の第２のＣｒ膜
（３１），膜厚７５００ のＡｌ膜（３２）をスパッタ
法によって順次形成する（図９）。次いで、保護膜（２
９Ａ）と画素電極（２５Ａ）との形成領域に開口部が形
成されるように、Ａｌ膜（３２）を燐酸と硝酸との混合
液によってエッチング・除去し、第２のＣｒ膜（３１）
及びＩＴＯ保護膜（２６Ａ）を硝酸第２セリウムアンモ
ニウムの溶液と過塩素酸との混合液によって同時に選択
的にエッチング・除去し、画素電極（２５Ａ）を露出さ
せ、Ｓ／Ｄ電極（３３，３４）を形成する（図１０）。
（３１），膜厚７５００ のＡｌ膜（３２）をスパッタ
法によって順次形成する（図９）。次いで、保護膜（２
９Ａ）と画素電極（２５Ａ）との形成領域に開口部が形
成されるように、Ａｌ膜（３２）を燐酸と硝酸との混合
液によってエッチング・除去し、第２のＣｒ膜（３１）
及びＩＴＯ保護膜（２６Ａ）を硝酸第２セリウムアンモ
ニウムの溶液と過塩素酸との混合液によって同時に選択
的にエッチング・除去し、画素電極（２５Ａ）を露出さ
せ、Ｓ／Ｄ電極（３３，３４）を形成する（図１０）。
【００２９】以上のようにして、本発明の第２の実施例
に係る半導体装置の製造方法によれば、第１のＣｒ膜
（２６）をパターニングする際に、ゲート電極形成領域
のみならず、画素電極（２５Ａ）上にも残存するように
エッチング・除去させ、画素電極（２５Ａ）上にＩＴＯ
保護膜（２６Ａ）を形成し、Ｓ／Ｄ電極（３３，３４）
を形成する際の第２のＣｒ膜（３１）のエッチングの際
に、同時にＣｒからなるＩＴＯ保護膜（２６Ａ）を除去
している。
に係る半導体装置の製造方法によれば、第１のＣｒ膜
（２６）をパターニングする際に、ゲート電極形成領域
のみならず、画素電極（２５Ａ）上にも残存するように
エッチング・除去させ、画素電極（２５Ａ）上にＩＴＯ
保護膜（２６Ａ）を形成し、Ｓ／Ｄ電極（３３，３４）
を形成する際の第２のＣｒ膜（３１）のエッチングの際
に、同時にＣｒからなるＩＴＯ保護膜（２６Ａ）を除去
している。
【００３０】このため、第１の実施例と同様にして、第
１の SiNX 膜（２７）の成膜工程において、ＩＴＯ膜か
らなる画素電極（２５Ａ）が露出していないので、画素
電極（２５Ａ）が薄茶色に着色して透過率が低下するこ
とを抑止できる。また、画素電極（２５Ａ）が製造中に
ほとんど汚染されずに済むので、第１のSiNX 膜（２
７）がサイドエッチングされて逆テーパ形状になり、の
ちにここからクラックや膜剥がれなどが生じるというよ
うな問題を抑止することが可能になる。
１の SiNX 膜（２７）の成膜工程において、ＩＴＯ膜か
らなる画素電極（２５Ａ）が露出していないので、画素
電極（２５Ａ）が薄茶色に着色して透過率が低下するこ
とを抑止できる。また、画素電極（２５Ａ）が製造中に
ほとんど汚染されずに済むので、第１のSiNX 膜（２
７）がサイドエッチングされて逆テーパ形状になり、の
ちにここからクラックや膜剥がれなどが生じるというよ
うな問題を抑止することが可能になる。
【００３１】さらに、本実施例においては、ＩＴＯ保護
膜（２６Ａ）はＣｒからなるので、Ｓ／Ｄ電極（３３，
３４）を構成する第２のＣｒ膜（３１）をエッチングす
る際に同時にＩＴＯ保護膜（２６Ａ）をエッチング・除
去できるので、工程の簡略化が可能になる。なお、本実
施例において、ガラス基板（２１）は透明基板の一例で
あり、Ｃｒ膜（２３）は遮光膜の一例である。また、Si
O2膜（２４）は第１の絶縁膜の一例であり、第１のＣｒ
膜（２６）は第１の金属膜の一例である。さらに、第１
のSiNX 膜（２７）は第２の絶縁膜の一例であり、a-Si
膜（２８）は非晶質半導体層の一例である。また、第２
の SiNX 膜（２９）は第３の絶縁膜の一例であり、第２
のＣｒ膜（３１），Ａｌ膜（３２）はそれぞれ第２の金
属膜、第３の金属膜の一例である。
膜（２６Ａ）はＣｒからなるので、Ｓ／Ｄ電極（３３，
３４）を構成する第２のＣｒ膜（３１）をエッチングす
る際に同時にＩＴＯ保護膜（２６Ａ）をエッチング・除
去できるので、工程の簡略化が可能になる。なお、本実
施例において、ガラス基板（２１）は透明基板の一例で
あり、Ｃｒ膜（２３）は遮光膜の一例である。また、Si
O2膜（２４）は第１の絶縁膜の一例であり、第１のＣｒ
膜（２６）は第１の金属膜の一例である。さらに、第１
のSiNX 膜（２７）は第２の絶縁膜の一例であり、a-Si
膜（２８）は非晶質半導体層の一例である。また、第２
の SiNX 膜（２９）は第３の絶縁膜の一例であり、第２
のＣｒ膜（３１），Ａｌ膜（３２）はそれぞれ第２の金
属膜、第３の金属膜の一例である。
【００３２】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、製造工程中にＩＴＯ膜から
なる画素電極の上に、第１の金属膜を選択形成し、ソー
ス、ドレイン電極の一構成である第３の金属膜，第２の
金属膜及び画素電極の上に選択形成された第１の金属膜
をエッチング・除去することで、ソース／ドレイン電極
を形成しながら画素電極を露出させている。
体装置の製造方法によれば、製造工程中にＩＴＯ膜から
なる画素電極の上に、第１の金属膜を選択形成し、ソー
ス、ドレイン電極の一構成である第３の金属膜，第２の
金属膜及び画素電極の上に選択形成された第１の金属膜
をエッチング・除去することで、ソース／ドレイン電極
を形成しながら画素電極を露出させている。
【００３３】このため、画素電極が汚染されたり、還元
されたりすることを抑止することが可能になる。よっ
て、ＩＴＯ膜が還元され、薄茶色に着色されて透過率が
低下することを抑止することや、クラックが生じること
を抑止することが可能になる。なお、本発明に係る半導
体装置の製造方法において、第２の金属膜は第１の金属
膜と同種類の金属からなり、かつ第２の金属膜及び画素
電極の上に選択形成された第１の金属膜を同時にエッチ
ング・除去している。
されたりすることを抑止することが可能になる。よっ
て、ＩＴＯ膜が還元され、薄茶色に着色されて透過率が
低下することを抑止することや、クラックが生じること
を抑止することが可能になる。なお、本発明に係る半導
体装置の製造方法において、第２の金属膜は第１の金属
膜と同種類の金属からなり、かつ第２の金属膜及び画素
電極の上に選択形成された第１の金属膜を同時にエッチ
ング・除去している。
【００３４】このため、同じエッチング条件で第１の金
属膜と第２の金属膜とをエッチング・除去できるので、
工程の簡略化が可能になる。
属膜と第２の金属膜とをエッチング・除去できるので、
工程の簡略化が可能になる。
【図１】本発明の第１の実施例に係る製造方法を説明す
る第１の断面図である。
る第１の断面図である。
【図２】本発明の第１の実施例に係る製造方法を説明す
る第２の断面図である。
る第２の断面図である。
【図３】本発明の第１の実施例に係る製造方法を説明す
る第３の断面図である。
る第３の断面図である。
【図４】本発明の第１の実施例に係る製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図５】本発明の第１の実施例に係る製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図６】本発明の第１の実施例に係る製造方法を説明す
る第６の断面図である。
る第６の断面図である。
【図７】本発明の第１の実施例に係る製造方法を説明す
る第７の断面図である。
る第７の断面図である。
【図８】本発明の第１の実施例に係る製造方法を説明す
る第８の断面図である。
る第８の断面図である。
【図９】本発明の第１の実施例に係る製造方法を説明す
る第９の断面図である。
る第９の断面図である。
【図１０】本発明の第１の実施例に係る製造方法を説明
する第１０の断面図である。
する第１０の断面図である。
【図１１】従来例の製造方法を説明する第１の断面図で
ある。
ある。
【図１２】従来例の製造方法を説明する第２の断面図で
ある。
ある。
【図１３】従来例の製造方法を説明する第３の断面図で
ある。
ある。
【図１４】従来例の製造方法を説明する第４の断面図で
ある。
ある。
【図１５】従来例の製造方法を説明する第５の断面図で
ある。
ある。
【図１６】従来例の製造方法を説明する第６の断面図で
ある。
ある。
【図１７】従来例の製造方法を説明する第７の断面図で
ある。
ある。
【図１８】従来の問題点の説明図である。
Claims (4)
- 【請求項１】 画素形成領域以外の領域に遮光膜が形成
された透明基板上に、第１の絶縁膜，ＩＴＯ膜を順次形
成し、該ＩＴＯ膜を選択的にエッチング・除去してゲー
ト電極と画素電極とを形成する工程と、 全面に第１の金属膜を形成したのちに、該第１の金属膜
を選択的にエッチング・除去して前記ゲート電極と画素
電極との上に残存させる工程と、 全面に第２の絶縁膜を形成したのちに、コンタクト用半
導体層および動作半導体層を形成する工程と、 上面に、第２の金属膜，第３の金属膜を順次形成したの
ちに、前記第３の金属膜，第２の金属膜及び前記画素電
極の上に選択形成された第１の金属膜をエッチング・除
去して、ソース／ドレイン電極を形成しながら前記画素
電極を露出させる工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記第２の金属膜は前記第１の金属膜と
同種類の金属からなり、かつ第２の金属膜及び前記画素
電極の上に選択形成された第１の金属膜を同時にエッチ
ング・除去することを特徴とする請求項第１項記載の半
導体装置の製造方法。 - 【請求項３】 前記第２の金属膜はモリブデン膜であっ
て、かつ前記第３の金属膜はアルミニウム膜であること
を特徴とする請求項第１項，第２項記載の半導体装置の
製造方法。 - 【請求項４】 前記第２の金属膜はクロム膜であって、
かつ前記第３の金属膜はアルミニウム膜であることを特
徴とする請求項第１項，第２項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3554393A JPH06250217A (ja) | 1993-02-24 | 1993-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3554393A JPH06250217A (ja) | 1993-02-24 | 1993-02-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250217A true JPH06250217A (ja) | 1994-09-09 |
Family
ID=12444649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3554393A Pending JPH06250217A (ja) | 1993-02-24 | 1993-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250217A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007101622A (ja) * | 2005-09-30 | 2007-04-19 | Geomatec Co Ltd | 表示用電極膜および表示用電極パターン製造方法 |
| US7619286B2 (en) | 2004-11-12 | 2009-11-17 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7632722B2 (en) | 2004-12-24 | 2009-12-15 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| KR101066489B1 (ko) * | 2004-11-12 | 2011-09-21 | 엘지디스플레이 주식회사 | 폴리형 박막 트랜지스터 기판 및 그 제조 방법 |
-
1993
- 1993-02-24 JP JP3554393A patent/JPH06250217A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619286B2 (en) | 2004-11-12 | 2009-11-17 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| KR101066489B1 (ko) * | 2004-11-12 | 2011-09-21 | 엘지디스플레이 주식회사 | 폴리형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101078360B1 (ko) * | 2004-11-12 | 2011-10-31 | 엘지디스플레이 주식회사 | 폴리형 액정 표시 패널 및 그 제조 방법 |
| US7632722B2 (en) | 2004-12-24 | 2009-12-15 | Lg Display Co., Ltd. | Liquid crystal display device and method of fabricating the same |
| US7999267B2 (en) | 2004-12-24 | 2011-08-16 | Lg Display Co., Ltd. | Liquid crystal display device |
| KR101086487B1 (ko) * | 2004-12-24 | 2011-11-25 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2007101622A (ja) * | 2005-09-30 | 2007-04-19 | Geomatec Co Ltd | 表示用電極膜および表示用電極パターン製造方法 |
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