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JPH06216293A - リ−ドフレ−ムおよびこのリ−ドフレ−ムを用いたlsiパッケ−ジの製造方法 - Google Patents

リ−ドフレ−ムおよびこのリ−ドフレ−ムを用いたlsiパッケ−ジの製造方法

Info

Publication number
JPH06216293A
JPH06216293A JP766393A JP766393A JPH06216293A JP H06216293 A JPH06216293 A JP H06216293A JP 766393 A JP766393 A JP 766393A JP 766393 A JP766393 A JP 766393A JP H06216293 A JPH06216293 A JP H06216293A
Authority
JP
Japan
Prior art keywords
lead
lead portion
semiconductor element
lsi package
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP766393A
Other languages
English (en)
Inventor
Satoshi Honda
智 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP766393A priority Critical patent/JPH06216293A/ja
Publication of JPH06216293A publication Critical patent/JPH06216293A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
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    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 LSIパッケ−ジの製造において、ばりが生
じないようなリ−ドフレ−ムおよびこのリ−ドフレ−ム
を用いたLSIパッケ−ジの製造方法を提供することを
目的とする。 【構成】 半導体素子2がダイボンディングされるダイ
パッド部12と、先端をこのダイパッド部12に対向さ
せて設けられ上記半導体素子2にワイヤ20を介して接
続されるリ−ド部13とを具備するリ−ドフレ−ム10
であって、上記リ−ド部13の先端部に突起部17を設
け、このリ−ド部13の上記突起部17の設けられた位
置より後端部側に封止用樹脂が流出することがないよう
にしたものである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、リ−ドフレ−ムおよ
びこのリ−ドフレ−ムを用いたLSIパッケ−ジの製造
方法に関するものである。
【0002】
【従来の技術】いわゆるLSIパッケ−ジは、半導体素
子をリ−ドフレ−ムと呼ばれる基板に搭載した後、これ
を樹脂封止することで製造される。
【0003】このようなLSIパッケ−ジに用いられる
リ−ドフレ−ム1は、一般に図5(a)に示すように、
半導体素子2が搭載(ダイボンディング)されるダイパ
ッド部3と、このダイパッド部3の側方に設けられたリ
−ド部4とを具備する。上記半導体素子2は、このリ−
ドフレ−ム1のダイパッド部3上に搭載(ダイボンディ
ング)された後、上記リ−ド部4にワイヤボンディング
される。
【0004】このようにして半導体素子2が搭載された
リ−ドフレ−ム1は、図に示すように、成形金型5のキ
ャビティ5a内に投入され、樹脂封止される。樹脂封止
が終了したならば、この成形金型5内から取り出され上
記リ−ド部4を切断、折曲することで、このLSIパッ
ケ−ジは完成する。
【0005】
【発明が解決しようとする課題】ところで、従来のLS
Iパッケ−ジには、以下に説明するような欠点があっ
た。
【0006】すなわち、樹脂封止時には、図5(b)に
Aで示すように、上記成形金型5と上記リ−ド部4との
間に、このリ−ド部4の寸法精度や熱変形等および上記
金型5の熱変形に起因して若干の隙間が生じる。
【0007】この樹脂封止に使用するエポキシ樹脂は非
常に流動性の良いものであるから、上記成形金型5とリ
−ド部4の隙間Aが0.005mmのように非常に狭い
場合であってもこの隙間Aに流出し、成形終了後に固化
して「ばり」が生じることがある。
【0008】「ばり」が発生すると、第1に、この「ば
り」が上記成形金型5に付着し、変形磨耗の原因になる
他、リ−ド部4の変形など製造されるLSIパッケ−ジ
の信頼性が低下する問題がある。
【0009】また、第2に、「ばり」がリ−ド部4に付
着し、リ−ド部4の打ち抜きおよびこのリ−ド部4の曲
げを行う際に打ち抜き精度および曲げ精度を劣化させる
ということがある。また、このリ−ド部4の打ち抜きや
曲げを行う金型等の変形磨耗の原因となる問題もある。
【0010】このような問題を解決するために、従来
は、LSIパッケ−ジの製造工程中にばり取り工程を設
けていた。しかし、このような工程を設けると、製造コ
ストが高くなると共に、ばり取りによって生じた粉塵の
問題により製造工程中の環境が悪化するということあ
る。
【0011】この発明は、このような事情に鑑みてなさ
れたもので、LSIパッケ−ジの製造において、ばりが
生じないようなリ−ドフレ−ムおよびこのリ−ドフレ−
ムを用いたLSIパッケ−ジの製造方法を提供すること
を目的とするものである。
【0012】
【課題を解決するための手段】この発明の第1の手段
は、半導体素子がダイボンディングされるダイパッド部
と、先端をこのダイパッド部に対向させて設けられ上記
半導体素子にワイヤを介して接続されるリ−ド部とを具
備するリ−ドフレ−ムにおいて、上記リ−ド部の先端部
に突起部を設けたことを特徴とするリ−ドフレ−ムであ
る。
【0013】第2の手段は、リ−ドフレ−ム上に半導体
素子を搭載し、このリ−ドフレ−ムのリ−ド部と半導体
素子とをワイヤボンディングした後、樹脂封止すること
でLSIパッケ−ジを製造するLSIパッケ−ジの製造
方法において、上記リ−ド部の先端部に、樹脂封止用金
型とリ−ド部との間に生じる隙間を閉塞する突起部を設
けたことを特徴とするLSIパッケ−ジの製造方法であ
る。
【0014】
【作用】このような構成によれば、樹脂封止用金型とリ
−ド部との隙間から封止用樹脂がリ−ド部の後端側に流
出するのを有効に防止できる。
【0015】
【実施例】以下、この発明の一実施例を図1〜図4を参
照して説明する。なお、従来例で説明した構成要素と同
一の構成要素には同一符号を付してその説明は省略す
る。
【0016】この発明のLSIパッケ−ジの製造方法に
用いられるリ−ドフレ−ムは、図1に10で示すような
もので、半導体素子2が搭載(ダイボンディング)され
るダイパッド部12と、このダイパッド部12を挟んで
設けられ上記半導体素子2の電極と接続される複数本の
リ−ド部13…とからなる。これらダイパッド部12お
よびリ−ド部13は、このダイパッド部12およびリ−
ド部13の回りに形成されたフレ−ム部14によってば
らばらにならないように保持されている。
【0017】また、このリ−ドフレ−ム14の表面およ
び裏面には、それぞれ一対の絶縁テ−プ16、16が平
行に離間して貼着されている。この絶縁テ−プ16は、
上記ダイパッド部12の両側に設けられた各リ−ド部1
3…すべてに跨がるように貼着されたものであり、この
絶縁テ−プ16によって上記リ−ド部13の先端部には
突起部17が形成されている。
【0018】この突起部は、例えば約0.05mm程度
で、かつ断面形状は後述する(図2に示す)上型18お
よび下型19により構成されるキャビティ21内に容易
に入り込むように、上辺の長さが底辺の長さよりも短い
台形状となっている。
【0019】次に、このリ−ドフレ−ム10を用いたL
SIパッケ−ジの製造方法について説明する。図1
(b)に示すように、このリ−ドフレ−ム10のダイパ
ッド部12には、半導体素子2がダイボンディングされ
る。次に、ダイボンディングされた半導体素子2とリ−
ドフレ−ム10のリ−ド部13とは、ワイヤボンディン
グによりワイヤ20を用いて接続される。なお、このと
き、上記リ−ド部13にワイヤ20が接続される位置
は、上記突起部17の設けられた位置よりも先端側とす
る。
【0020】ワイヤボンディングが終了したならば、上
記リ−ドフレ−ム10および半導体素子2は、図2
(a)に示すように、上型18および下型19とで構成
されるキャビティ21内に投入される。なお、このとき
上記リ−ド部13に設けられた突起17のリ−ド部13
の他端部側の面は、上記キャビティ21の内面に当接す
るようになっている。
【0021】なお、上記突起部17の形状は台形状で側
面の形状が上記キャビティ21の内面の傾斜に沿うよう
に設けられているので、上記キャビティ21内に容易に
入り込みかつ上記キャビティ21の内面に当接しやすい
ようになっている。
【0022】次に、このキャビティ21内には、エポキ
シ樹脂が射出される。このことで、上記半導体素子2は
樹脂封止される。このとき、図2(b)に拡大して示す
ように、上記上記上型18と下型19とリ−ド部13と
の間に生じた隙間Aは上記突起部17により閉塞され、
このキャビティ21内に射出されたエポキシ樹脂が上記
リ−ド部13の後端部側に流出しないようになってい
る。樹脂封止が終了したlSIパッケ−ジは、このキャ
ビティ21内から取り出されたあと、上記リ−ド部13
を折曲されることで完成する。
【0023】このような構成よれば、上記リ−ド部13
の先端部に樹脂封止時に上記上型18、下型19と、リ
−ド部13との隙間Aを閉塞する突起部17を設けたの
で、キャビティ21a内に充満されたエポキシ樹脂が流
出することが有効に防止される。したがって、上記リ−
ド部3あるいは上型18、下型19にばりが付着するこ
とが有効に防止される。
【0024】このことにより、製造されるLSIパッケ
−ジの品質が向上すると共に歩留まりが向上する。ま
た、ばり取りの工程が不要になるのでこのLSIパッケ
−ジの製造が容易になる効果もある。なお、この発明は
上記一実施例に限定されるものではなく、発明の要旨を
変更しない範囲で種々変形可能である。
【0025】例えば、上記一実施例では、上記絶縁テ−
プ16を貼着することで上記リ−ド部13の先端部に突
起部17を設けたが、これに限定されるものではない。
例えば、図3に示すように、リ−ド部13のプレスある
いは打ち抜き時に、上記リ−ド部13の先端部に、この
リ−ド部13と一体的に突起部17を成形するようにし
ても良い。
【0026】また、図4に示すように、上記突起部17
を上記リ−ド部13の表面および裏面だけでなく、側面
にも形成されるように鍔状に形成するようにしても良
い。この突起部17は、上記プレス加工時に一体的に形
成するようにしても良いし、上述したように絶縁テ−プ
16等で成形するようにしても良い。このような構成で
あっても上記一実施例と略同様の効果を得ることが可能
になる。
【0027】また、上記一実施例では、2方向にのみリ
−ド部13が突出するLSIパッケ−ジであったが、こ
れに限定されるものでなく4方向にリ−ド部13が突出
するLSIパッケ−ジ(いわゆるQFP)であってもよ
い。この場合には、上記ダイパッド部12を囲むように
設けられたすべてのリ−ド部13に上記突起部17を設
けるようにする必要がある。
【0028】
【発明の効果】以上述べたように、この発明の第1の構
成は、半導体素子がダイボンディングされるダイパッド
部と、先端をこのダイパッド部に対向させて設けられ上
記半導体素子にワイヤを介して接続されるリ−ド部とを
具備するリ−ドフレ−ムにおいて、上記リ−ド部の先端
部に突起部を設けたリ−ドフレ−ムである。
【0029】第2の構成は、リ−ドフレ−ム上に半導体
素子を搭載し、このリ−ドフレ−ムのリ−ド部と半導体
素子とをワイヤボンディングした後、樹脂封止すること
でLSIパッケ−ジを製造するLSIパッケ−ジの製造
方法において、上記リ−ド部の先端部に、樹脂封止用金
型とリ−ド部との間に生じる隙間を閉塞する突起部を設
けたLSIパッケ−ジの製造方法である。
【0030】このような構成によれば、上記リ−ド部の
先端部に樹脂封止時に樹脂封止用金型とリ−ド部との隙
間を閉塞する突起部を設けたので、封止用樹脂が上記リ
−ド部の後端側に流出することが防止される。したがっ
て、上記リ−ド部あるいは金型にばりが付着することが
有効に防止される。
【0031】このことにより、製造されるLSIパッケ
−ジの品質が向上すると共に製品製造の歩留まりが向上
する。また、ばり取りの工程が不要になるのでこのLS
Iパッケ−ジの製造が容易になる効果もある。
【図面の簡単な説明】
【図1】(a)は、この発明の一実施例を示す平面図、
(b)は、同じく、製造工程を示す平面図。
【図2】(a)は、同じく製造工程を示す縦断面図、
(b)は、同じく拡大縦断面図。
【図3】他の実施例を示す平面図。
【図4】同じく他の実施例を示す平面図。
【図5】(a)は、従来例を示す縦断面図、(b)は、
同じく拡大縦断面図。
【符号の説明】
2…半導体素子、10…リ−ドフレ−ム、12…ダイパ
ッド部、13…リ−ド部、17…突起部、A…隙間。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子がダイボンディングされるダ
    イパッド部と、先端をこのダイパッド部に対向させて設
    けられ上記半導体素子にワイヤを介して接続されるリ−
    ド部とを具備するリ−ドフレ−ムにおいて、上記リ−ド
    部の先端部に突起部を設けたことを特徴とするリ−ドフ
    レ−ム。
  2. 【請求項2】 リ−ドフレ−ム上に半導体素子を搭載
    し、このリ−ドフレ−ムのリ−ド部と半導体素子とをワ
    イヤボンディングした後、樹脂封止することでLSIパ
    ッケ−ジを製造するLSIパッケ−ジの製造方法におい
    て、上記リ−ド部の先端部に、樹脂封止用金型とリ−ド
    部との間に生じる隙間を閉塞する突起部を設けたことを
    特徴とするLSIパッケ−ジの製造方法。
JP766393A 1993-01-20 1993-01-20 リ−ドフレ−ムおよびこのリ−ドフレ−ムを用いたlsiパッケ−ジの製造方法 Pending JPH06216293A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107086183A (zh) * 2016-02-16 2017-08-22 富士电机株式会社 半导体模块的制造方法及半导体模块

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