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JPH06216061A - 自己整合型ビア - Google Patents

自己整合型ビア

Info

Publication number
JPH06216061A
JPH06216061A JP29224593A JP29224593A JPH06216061A JP H06216061 A JPH06216061 A JP H06216061A JP 29224593 A JP29224593 A JP 29224593A JP 29224593 A JP29224593 A JP 29224593A JP H06216061 A JPH06216061 A JP H06216061A
Authority
JP
Japan
Prior art keywords
layer
conductive
conductive layer
interlayer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29224593A
Other languages
English (en)
Inventor
Michael E Haslam
イー． ハスラム マイケル
Charles R Spinner
アール． スピナー チャールズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH06216061A publication Critical patent/JPH06216061A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation

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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 半導体集積回路の自己整合型ビアを製造する
方法及びその方法により製造された集積回路を提供する
ことを目的とする。 【構成】 導電性構成体の上及び下側に存在する第一層
間誘電体層の一部の上に導電性二重層を形成する。次い
で、この導電性二重層をパターン形成すると共にエッチ
ングし、その場合に二重層の上表面に支柱が形成され
る。その支柱に隣接し且つ残存する二重層の上に第二層
間誘電体層を形成する。その支柱は自己整合型ビア内の
導電性物質を構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
及びその製造方法に関するものであって、更に詳細に
は、自己整合型ビア及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】サブミクロン特徴寸法を達成し且つ集積
回路上に製造するデバイス数を増加させるために半導体
集積回路を小型化することの継続する傾向は、デバイス
間の分離区域をより小さなものとすることを必要として
いる。更に、１９８０年代の後期になっても集積回路製
造業者にとってステップカバレッジ即ち段差被覆は主要
な問題を提起していた。金属から基板コンタクトへのシ
ャープな垂直なステップ（段差）、金属から金属へのビ
ア、及び金属のクロスオーバー（交差）において乏しい
ステップカバレッジが存在する場合がある。寸法が小さ
くなると、ステップカバレッジを改善するために使用さ
れていた従来の技術は、期待に添わなくなり且つ厳しい
設計基準に制限される。
【０００３】集積回路適用用の信頼性のあるサブミクロ
ンコンタクト及びビアを形成することは、マイクロエレ
クトロニクス業界において幅広い注目を受けている。例
えば、金属膜は表面の配線のために広範に使用されてい
る。部品を配線で接続するメタリゼーションプロセス
は、半導体基板内の活性領域又は下側に存在する多結晶
シリコン又は金属相互接続層へ接触するために種々の層
を貫通するコンタクト開口乃至はビアをエッチングする
ことから開始される。次いで、下側に存在する活性デバ
イス（装置）と良好なコンタクトを与えるような態様で
ウエハの表面上に導電性金属を付着形成する。チップの
集積度が増加し且つ幾何学的形状がより小さくなると、
コンタクト及びビアの最小の取囲み領域に対する必要性
のために、表面の配線に対して使用可能な面積が減少さ
れる。
【０００４】例えば、導電性相互接続層は、典型的に、
後に形成される相互接続層からのコンタクトが形成され
るべき位置においてその層自身内に拡大した区域を有し
ている。その拡大区域は通常エンクロージャ即ち取囲み
部分と呼ばれる。マスク整合におけるエラーによってコ
ンタクトを所望の位置からずれる場合があるので、この
エンクロージャ即ち取囲み部分が付加的なコンタクト空
間を与えることによってマスク整合におけるエラーを吸
収している。従って、このエンクロージャ即ち取囲み部
分は、下側に存在する相互接続層に対してコンタクトが
形成されることを確保する。
【０００５】然しながら、このエンクロージャ即ち取囲
み部分に対する必要性と、集積回路におけるチップ寸法
を減少することの願望との間に対立が発生する。通常、
隣接する導電性要素の間に最小量の空間を設けることが
必要である。相互接続層におけるエンクロージャ即ち取
囲み部分は、隣接する導電性要素間の距離を強制的に増
加させる。従って、この取囲み部分を設けることの必要
性は、集積回路の寸法をどれほど小型化することが可能
であるかということに制限を与える。
【０００６】マスク整合におけるエラーは、又、コンタ
クト及びビアの製造期間中に問題を発生する場合があ
る。下側に存在する導電性相互接続層の直上に幾つかの
コンタクト及びビアを形成し、且つ、好適には、そのコ
ンタクトは下側に存在する導電性相互接続上に存在する
か又はそれのみに接触するものである。然しながら、マ
スク整合におけるエラーによって、コンタクトビアが所
望の位置からずれて配置される場合がある。コンタクト
及びビアを製造する場合には、典型的に、コンタクト及
びビアから全ての物質が除去されることを確保するため
に絶縁層を過剰にエッチングすることを必要とし、従っ
て、コンタクト及びビアの製造期間中に下側に存在する
層が損傷される場合がある。
【０００７】更に、この過剰なエッチングは、マスク整
合におけるエラーと結合して、導電性相互接続層と絶縁
層との間に小さな幾何学的空間を発生する場合がある。
これらの小さな幾何学的空間を充填することが困難な場
合がある。このことは、コンタクト内にボイド又はその
他の欠陥を発生する場合があり、その際にコンタクトの
信頼性及び集積回路の信頼性に影響を与える場合があ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的とすると
ころは、導電性相互接続層におけるエンクロージャ即ち
取囲み部分を設ける必要性を取除いた方法を提供するこ
とである。
【０００９】本発明の別の目的とするところは、自己整
合型ビア又はコンタクトを製造する方法を提供すること
である。
【００１０】本発明の更に別の目的とするところは、従
来の処理の流れを使用するそのような方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明は、半導体装置構
成体を製造する方法及びその方法により製造された半導
体装置構成体に組込むことが可能である。本発明によれ
ば、第一の下側に存在する層間誘電体層の一部及び導電
性構成体の上に第一導電層を形成する。該第一導電層の
上に第二導電層を形成する。次いで、該第二導電層をパ
ターン形成すると共にエッチングして、第一導電層の一
部を露出させる。この第二導電層のエッチングによりピ
ラー即ち支柱状の構成体が形成される。第一導電層の上
で第二導電層又は自己整合型ビアを形成する支柱状構成
体に隣接して第二層間誘電体層を形成する。
【００１２】
【実施例】以下に説明する処理ステップ及び構成体は、
集積回路を製造するための完全な処理の流れを構成する
ものではない。本発明は、当該技術分野において現在使
用されている集積回路製造技術に関連して実施すること
が可能なものであり従って本発明の重要な特徴を理解す
るのに必要な部分について重点的に説明する。尚、添付
の図面は、集積回路を製造する場合の一部の概略断面を
示したものであって、本発明の重要な特徴をより良く示
すために適宜拡縮して示してある。
【００１３】図１を参照すると、シリコン基板上に集積
回路を形成する状態が示してある。当該技術分野におい
て公知の如く、活性区域を分離するために、基板上の所
定の区域にフィールド酸化物領域１２を形成する。例え
ばトランジスタ等の導電性構成体を基板１０の一部の上
に形成する。このトランジスタは、好適にはドープした
ポリシリコンからなり当該技術分野において公知の如く
ゲート酸化膜１６の上に形成するゲート電極１４を有し
ている。このトランジスタは、典型的には、更に、酸化
物スペーサ１８、軽度にドープしたドレイン領域１９、
且つより高度にドープしたソース及びドレイン領域２０
及び２２を有している。第一の下側に存在する層間誘電
体層２４を導電性構成体及びフィールド酸化膜領域の上
に形成する。この誘電体層２４は、典型的には、ボロン
リンシリケートガラス（ＢＰＳＧ）又はその他のリフロ
ー型の誘電体層であって、約２，０００乃至８，０００
Å間の厚さを有している。誘電体層２４にコンタクト開
口２５を形成し、下側に存在する導電性構成体（好適実
施例においては、ソース／ドレイン領域２２）の一部を
露出させる。開口２７は、又、その他の導電性構成体又
は図示した如く本トランジスタのゲート１４等の同一の
導電性構成体の他の領域に形成することも可能である。
【００１４】図２を参照すると、下側に存在する第一層
間誘電体層２４の上及びソース／ドレイン領域２２と接
触する開口２５内に第一導電層２６を形成する。開口２
７が形成されている場合には、層２６はゲート１４とも
接触する。導電層２６は、好適には、アルミニウム又は
耐火性金属膜であって、約２，０００乃至１２，０００
Åの間の厚さに形成される。層２６は、又、ドープした
ポリシリコン又は例えば耐火性窒化金属又は耐火性金属
シリサイド等のその他の相互接続膜とすることが可能で
ある。換言すると、このプロセスは、典型的に、コンタ
クト及びビアを製造するのに適した任意の物質と共に使
用することが可能である。
【００１５】この段階において、従来技術においては、
典型的に、層間誘電体層をコンタクトされるべき領域の
上に形成し、尚、この場合には、それは層２６である。
該誘電体層にビアを形成し且つ適宜の導電性物質で充填
して下側に存在する導電性領域に対するコンタクトを形
成する。然しながら、この段階におけるマスク整合にお
いてエラーが発生すると、それはコンタクトビアを所望
の位置からずらさせる。例えば、層２６は、導電層パタ
ーン及びエッチに対するビアパターン及びエッチの不整
合を考慮に入れるために、ビアのエンクロージャ即ち取
囲み部分に対し大きな領域を必要とする。更に、コンタ
クトビアから全ての物質が除去されることを確保するた
めに層間誘電体層を過剰にエッチングすることは、コン
タクトビアの製造期間中に下側に存在する層を損傷する
場合がある。不整合及び過剰エッチングの結果としてボ
イド及びその他の欠陥が発生する場合があり、従ってそ
の場合には回路の一体性及び集積回路の信頼性を低下さ
せる。
【００１６】本発明においては、次に、第一導電層２６
の上に第二導電層２８を形成する。層２８は、好適に
は、層２６を形成する場合に使用したものと同一の物質
から形成する。層２８は約５，０００乃至２０，０００
Åの間の厚さを有している。従って第一及び第二導電層
２６及び２８は誘電体層２４の上及びソース／ドレイン
領域２２への開口内に導電性二重層を形成する。
【００１７】図３を参照すると、第二導電層をパターン
形成すると共にエッチングして導電性支柱領域２９を形
成する。この支柱領域２９は下側の導電層２６及び何等
かの爾後の導電層と接触するビアを形成する。次いで、
当該技術分野において公知の方法によって、必要に応じ
て、第一導電層２６をパターン形成すると共にエッチン
グする。層２６をパターン形成し且つエッチングする
と、支柱領域もパターン形成され、且つ導電層２６のエ
ッチング期間中に支柱領域のいずれかの部分が露出され
ると、再度エッチングされる場合もある。本発明の特徴
の一つは、層２６のパターン形成及びエッチングの前に
支柱領域２９が存在していることである。このプロセス
は自己整合型ビアを画定するものである。導電層２６に
対するパターンが支柱２９から不整合状態にあっても何
等影響を受けることはない。導電層と共に支柱が再度エ
ッチングされると、整合は正確にマッチングする。この
自己整合型プロセスは、上述した従来技術においては必
要とされるような導電層２６において拡大したエンクロ
ージャ即ち取囲み部分を設ける必要性を取除いている。
【００１８】図４を参照すると、支柱領域２９の上及び
支柱領域２９によって被覆されていない第一導電層２６
の上に層間誘電体層３０を形成する。この層間誘電体層
３０は、更に、第一導電層２６をパターン形成し且つエ
ッチングした後に露出される下側に存在する誘電体層２
４の上に形成することも可能である。誘電体層３０は、
典型的には、ドープしていないシリコンガラスから構成
されており、約４，０００乃至２０，０００Åの間の厚
さに形成する。層間誘電体層３０を部分的にエッチバッ
クして、図示した如く、支柱領域２９の上表面を露出さ
せる。本発明の重要な特徴のうちの一つは、この支柱領
域が層間誘電体層３０を貫通する自己整合型ビアを形成
するということである。第二導電層を典型的にパターン
形成すると共にエッチングし、従って支柱はそれがコン
タクトを形成することが必要な下側に存在する導電性構
成体の実質的に上側に形成される。更に、支柱領域２９
の表面は実質的に平坦であり、従って爾後の層を形成す
る場合により滑らかな表面を与えている。
【００１９】図５Ａを参照すると、本発明の別の好適実
施例が示されている。第二導電層２８を形成する前に、
第一導電層２６の上側に層間導電層３２が形成されてい
る。層間導電層３２は、約１００乃至２，０００Åの間
の厚さに形成する。層間導電層３２は支柱乃至はビア２
９を形成する第二導電層２８のビアエッチに対するエッ
チストップとして作用する。層間導電層３２はパターン
形成すると共にエッチングして、第一導電層２６の上側
で且つ爾後に形成される層間誘電体層の下側に配設され
た状態に残存することが可能である。一方、支柱領域２
９を形成した後に、層間導電層３２をエッチングして図
５Ｂに示した如く支柱２９の下側にのみ残存させること
も可能である。層間導電層３２は支柱乃至はビア２９を
形成する第二導電層２８に対するエッチストップとして
作用する任意の物質から形成することが可能である。例
えば、層間導電層３２は、例えばアモルファスシルコン
等のアンチヒューズ物質とすることが可能である。層間
導電層３２は、更に、例えば耐火性窒化金属等の別の導
電層とするか、又は例えば耐火性金属シリサイド等の別
の耐火性金属とすることも可能である。
【００２０】図６Ａを参照すると、上述した如く、支柱
領域２９と、層間導電層３２と、第一導電層２６によっ
て被覆されていない下側に存在する誘電体層２４の上側
に層間誘電体層３４を形成する。図６Ｂを参照すると、
層間導電層３２が支柱領域２９の下側にのみ残存するよ
うにエッチング除去されている場合には、第一導電層の
上側にも層間誘電体層３４が形成される。上述した如
く、層間導電層を包含するこの支柱領域２９は、この場
合には、層間誘電体層３０の中に自己整合型ビアを形成
する。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の好適実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
【図２】 本発明の好適実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
【図３】 本発明の好適実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
【図４】 本発明の好適実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
【図５Ａ】 本発明の別の好適実施例に基づいて半導体
集積回路を製造する場合の一段階における状態を示した
概略断面図。
【図５Ｂ】 本発明の別の好適実施例に基づいて半導体
集積回路を製造する場合の一段階における状態を示した
概略断面図。
【図６Ａ】 本発明の別の好適実施例に基づいて半導体
集積回路を製造する場合の一段階における状態を示した
概略断面図。
【図６Ｂ】 本発明の別の好適実施例に基づいて半導体
集積回路を製造する場合の一段階における状態を示した
概略断面図。
【符号の説明】
１０ 基板 １２ フィールド酸化物領域 １４ ゲート電極 １６ ゲート酸化膜 １８ 酸化物スペーサ ２０，２２ ソース／ドレイン領域 ２４ 層間誘電体層 ２５ コンタクト開口 ２６ 第一導電層 ２７ 開口 ２８ 第二導電層 ２９ 導電性支柱領域 ３０ 層間誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル イー． ハスラム アメリカ合衆国， テキサス 75067， ハイランド ビレッジ， チャパラル コ ート 600 (72)発明者 チャールズ アール． スピナー アメリカ合衆国， テキサス 75244， ダラス， サンダー ロード 4526

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路用の自己整合型ビアの製
    造方法において、 第一層間誘電体層の一部及び導電性構成体の上に第一導
    電層を形成し、 前記第一導電層の上に第二導電層を形成し、 前記第二導電層をパターン形成すると共にエッチングし
    て前記第一導電層の一部を露出させ、 前記第一導電層の上及び前記第二導電層に隣接して第二
    層間誘電体層を形成する、上記各ステップを有すること
    を特徴とする方法。
  2. 【請求項２】 請求項１において、前記第一及び第二導
    電層が金属を有することを特徴とする方法。
  3. 【請求項３】 請求項１において、前記第一及び第二導
    電層がポリシリコンを有することを特徴とする方法。
  4. 【請求項４】 請求項１において、前記第一及び第二導
    電層が耐火性金属を有することを特徴とする方法。
  5. 【請求項５】 請求項４において、前記耐火性金属が耐
    火性窒化金属を有することを特徴とする方法。
  6. 【請求項６】 請求項４において、前記第一及び第二導
    電層が耐火性金属シリサイドを有することを特徴とする
    方法。
  7. 【請求項７】 請求項１において、前記導電性構成体が
    トランジスタのソース／ドレイン領域であることを特徴
    とする方法。
  8. 【請求項８】 請求項１において、前記導電性構成体が
    トランジスタのゲート電極であることを特徴とする方
    法。
  9. 【請求項９】 請求項１において、更に、 前記第二層間誘電体層を形成する前に、前記第一導電層
    をパターン形成すると共にエッチングして前記第一層間
    誘電体層の一部を露出させる、上記ステップを有するこ
    とを特徴とする方法。
  10. 【請求項１０】 請求項１において、更に、 前記第二導電層を形成する前に前記第一導電層の上に層
    間導電体層を形成する、上記ステップを有することを特
    徴とする方法。
  11. 【請求項１１】 請求項１０において、更に、 前記第二導電層をエッチングした後に前記層間導電層を
    パターン形成すると共にエッチングし、その場合に前記
    層間導電層が前記第二導電層の下側にのみ残存する、上
    記ステップを有することを特徴とする方法。
  12. 【請求項１２】 請求項１０において、前記層間導電層
    がアンチヒューズ層を有することを特徴とする方法。
  13. 【請求項１３】 請求項９において、前記層間導電層が
    耐火性金属を有することを特徴とする方法。
  14. 【請求項１４】 請求項１において、エッチング後の前
    記第二導電層の残存する部分が実質的に前記下側に存在
    する導電性構成体の上に形成されることを特徴とする方
    法。
  15. 【請求項１５】 請求項１において、前記第二層間誘電
    体層が更に前記第二導電体層の上に形成されることを特
    徴とする方法。
  16. 【請求項１６】 半導体集積回路用の自己整合型ビアを
    製造する方法において、 第一層間誘電体層の一部及び導電性構成体の上に導電性
    二重層を形成し、 前記導電性二重層をパターン形成すると共に部分的にエ
    ッチングし、その場合に前記二重層の上表面に支柱を形
    成し、 前記支柱に隣接しかつ前記残存する二重層の上に第二層
    間誘電体層を形成する、上記各ステップを有することを
    特徴とする方法。
  17. 【請求項１７】 請求項１６において、前記二重層を形
    成するステップが、更に、 前記第一層間誘電体層及び前記導電性構成体の上に第一
    導電層を形成し、 前記第一導電性構成体の上に第二導電性構成体を形成す
    る、上記各ステップを有することを特徴とする方法。
  18. 【請求項１８】 請求項１７において、更に、 前記第二導電層を形成する前に前記第一導電層上に層間
    導電層を形成し、その場合に前記層間導電層が前記二重
    層の部分的エッチング期間中にエッチストップとして作
    用する、上記ステップを有することを特徴とする方法。
  19. 【請求項１９】 請求項１８において、更に、 前記第二導電層をエッチングした後に前記層間導電層を
    パターン形成すると共にエッチングし、その場合に前記
    層間導電層が前記第二導電層の下側にのみ残存する、上
    記各ステップを有することを特徴とする方法。
  20. 【請求項２０】 請求項１８において、前記層間導電層
    がアンチヒューズ層を有することを特徴とする方法。
  21. 【請求項２１】 請求項１８において、前記層間導電層
    が耐火性窒化金属を有することを特徴とする方法。
  22. 【請求項２２】 半導体装置の一部を構成する構成体に
    おいて、 第一層間誘電体層の一部及び導電性構成体の上に導電性
    二重層が配設されており、前記二重層は上方向に突出し
    た支柱を有しており、 前記支柱に隣接しており且つ前記二重層の残存部分の上
    に第二層間誘電体層が配設されている、ことを特徴とす
    る構成体。
  23. 【請求項２３】 請求項２１において、前記支柱が実質
    的に前記導電性構成体の上に配設されていることを特徴
    とする構成体。
  24. 【請求項２４】 請求項２２において、更に、前記支柱
    と前記導電性二重層の残存部分との間に層間二重膜が配
    設されていることを特徴とする構成体。
  25. 【請求項２５】 請求項２３において、前記層間二重膜
    がアンチヒューズ層を有することを特徴とする構成体。
  26. 【請求項２６】 請求項２３において、前記層間二重膜
    が耐火性金属を有することを特徴とする構成体。
JP29224593A 1992-11-25 1993-11-22 自己整合型ビア Pending JPH06216061A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US98181592A 1992-11-25 1992-11-25
US981815 1992-11-25

Publications (1)

Publication Number Publication Date
JPH06216061A true JPH06216061A (ja) 1994-08-05

Family

ID=25528673

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