JPH06196695A - Ｍｏｓトランジスタで構成された双方向スイッチ - Google Patents
Ｍｏｓトランジスタで構成された双方向スイッチInfo
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- JPH06196695A JPH06196695A JP5245658A JP24565893A JPH06196695A JP H06196695 A JPH06196695 A JP H06196695A JP 5245658 A JP5245658 A JP 5245658A JP 24565893 A JP24565893 A JP 24565893A JP H06196695 A JPH06196695 A JP H06196695A
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- gate
- electrically coupled
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
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- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 小さなサイズで、しかも大きな動作電流を許
容できるＭＯＳＦＥＴを利用した双方向スイッチを提供
することを目的とする。 【構成】 双方向スイッチは、基板１０内に配置された
第１の導電型のウェル領域１１を備えている。ウェル１
１内には、第２の導電型の第１の電極領域１３及び第２
の電極領域１６が形成されている。第１の電極１７と第
２の電極１９間に第２の導電型のドリフト領域１４が配
置されている。ドリフト領域１４は第１の電極１７から
第１のチャネル領域によって分離されるとともに、第２
の電極１９から第２のチャネル領域によって分離されて
いる。第１のゲート領域７は第１のチャネル領域上に、
第２のゲート領域８は第２のチャネル領域上に形成され
ている。
容できるＭＯＳＦＥＴを利用した双方向スイッチを提供
することを目的とする。 【構成】 双方向スイッチは、基板１０内に配置された
第１の導電型のウェル領域１１を備えている。ウェル１
１内には、第２の導電型の第１の電極領域１３及び第２
の電極領域１６が形成されている。第１の電極１７と第
２の電極１９間に第２の導電型のドリフト領域１４が配
置されている。ドリフト領域１４は第１の電極１７から
第１のチャネル領域によって分離されるとともに、第２
の電極１９から第２のチャネル領域によって分離されて
いる。第１のゲート領域７は第１のチャネル領域上に、
第２のゲート領域８は第２のチャネル領域上に形成され
ている。
Description
【０００１】
【産業上の利用分野】本発明は、ソース及びドレイン
が、交互に異なる電圧極性に接続された高電圧ＭＯＳ
（金属−酸化物−シリコン）トランジスタで構成された
双方向スイッチに係わる。
が、交互に異なる電圧極性に接続された高電圧ＭＯＳ
（金属−酸化物−シリコン）トランジスタで構成された
双方向スイッチに係わる。
【０００２】
【従来の技術】ＭＯＳトランジスタで構成された双方向
スイッチ（以後ＭＯＳＦＥＴ双方向スイッチ）の多くの
適用例において、ＭＯＳＦＥＴのソース及びドレインが
交互に異なる電圧極性に接続された時、高電圧ＭＯＳＦ
ＥＴが交流（ＡＣ）モードで動作することが要求され
る。例えば、そのような応用例は、マルチチャンネルマ
ルチプレクス回路及び超音波ドライバーを含んでいる
が、これらに限られることはない。
スイッチ（以後ＭＯＳＦＥＴ双方向スイッチ）の多くの
適用例において、ＭＯＳＦＥＴのソース及びドレインが
交互に異なる電圧極性に接続された時、高電圧ＭＯＳＦ
ＥＴが交流（ＡＣ）モードで動作することが要求され
る。例えば、そのような応用例は、マルチチャンネルマ
ルチプレクス回路及び超音波ドライバーを含んでいる
が、これらに限られることはない。
【０００３】従来例において、双方向高電圧半導体スイ
ッチは、例えば、背中合わせにされた２つのｎチャネル
高電圧ＤＭＯＳトランジスタを使用して構成されてい
る。例えば、ジェイ・プラマ（J.Plummer)及びジェイ・
マインドル（J.Meindl) による、「モノリシック２００
−ＶＣＭＯＳアナログスイッチ」、ＩＥＥＥジャーナ
ル、ソリッドステート回路、ＳＣ−１１巻、８０９−８
１７頁１９７６年、あるいは、アール・ウイリアムズ
（R.Williams) 、エル・セビラ（L.Sevilla)、イー・ル
ーツ（E.Ruetz)、及びジェイ・プラマによる、「ＡＤＩ
／ＪＩ−コンパチブルモノリシック高電圧マルチプレク
サ」、ＩＥＥＥトランズアクション電子装置、ＥＤ−３
３巻、１９７７−１９８４頁、１９８６年１２月、を参
照されたい。このような構成において、ドレインが外部
電極となる一方、トランジスタのソースとソースが接続
されている。双方向スイッチは接続されたゲートと接続
されたソース間に電圧を印加することによって制御され
る。
ッチは、例えば、背中合わせにされた２つのｎチャネル
高電圧ＤＭＯＳトランジスタを使用して構成されてい
る。例えば、ジェイ・プラマ（J.Plummer)及びジェイ・
マインドル（J.Meindl) による、「モノリシック２００
−ＶＣＭＯＳアナログスイッチ」、ＩＥＥＥジャーナ
ル、ソリッドステート回路、ＳＣ−１１巻、８０９−８
１７頁１９７６年、あるいは、アール・ウイリアムズ
（R.Williams) 、エル・セビラ（L.Sevilla)、イー・ル
ーツ（E.Ruetz)、及びジェイ・プラマによる、「ＡＤＩ
／ＪＩ−コンパチブルモノリシック高電圧マルチプレク
サ」、ＩＥＥＥトランズアクション電子装置、ＥＤ−３
３巻、１９７７−１９８４頁、１９８６年１２月、を参
照されたい。このような構成において、ドレインが外部
電極となる一方、トランジスタのソースとソースが接続
されている。双方向スイッチは接続されたゲートと接続
されたソース間に電圧を印加することによって制御され
る。
【０００４】上記に引用された２つの論文に記述された
構成では、ゲートを駆動する複雑な配置が必要である。
この構成は、エピタキシャルをベースとする高価なプロ
セスを使用して、残りの回路とＤＭＯＳトランジスタを
分離する必要がある。そのため、この構成は、トランジ
スタに印加される電圧が数百ボルトを越えない適用例に
のみ有用である。
構成では、ゲートを駆動する複雑な配置が必要である。
この構成は、エピタキシャルをベースとする高価なプロ
セスを使用して、残りの回路とＤＭＯＳトランジスタを
分離する必要がある。そのため、この構成は、トランジ
スタに印加される電圧が数百ボルトを越えない適用例に
のみ有用である。
【０００５】ゲートを駆動する代替方法として光起電力
を利用した方法がある。例えば、マイクロエレクトロニ
クスリレー設計マニュアルの、Ｄ−１３からＤ−１６頁
に記載のＢＯＳＦＥＴ光起電力リレーを参照されたい。
そのような双方向スイッチにおいては、集積度の低下を
代償として、動作電圧を増大させることができる。
を利用した方法がある。例えば、マイクロエレクトロニ
クスリレー設計マニュアルの、Ｄ−１３からＤ−１６頁
に記載のＢＯＳＦＥＴ光起電力リレーを参照されたい。
そのような双方向スイッチにおいては、集積度の低下を
代償として、動作電圧を増大させることができる。
【０００６】
【発明が解決しようとする課題】ところが、背中合わせ
に設けられたトランジスタ構成を有する従来例における
１つの欠点は、スイッチがオンした時の、ドレイン−ソ
ース間抵抗（Ｒｄｓ）を低く設計しなければならないこ
とである。この理由は、これらの素子に固有に備わっ
た、いわゆるボディーダイオード（body diode) が存在
するためである。電流とＲｄｓ（オン状態）の積が０．
６Ｖに達すると、ボディーダイオードがオンして双方向
スイッチを破壊することがある。このボディーダイオー
ドを常時オフ状態に保つためには、双方向スイッチにお
ける電圧降下を０．６ボルト以下に保持する必要があ
る。この素子は、全ての電流レベルにおいて０．６ボル
ト以下の電圧で作動しなければならないため、ダイサイ
ズを極めて大きくするか、又は、電流レベルを小さくし
て、オン状態でのＲｄｓ値を極めて小さくしなければな
らない。
に設けられたトランジスタ構成を有する従来例における
１つの欠点は、スイッチがオンした時の、ドレイン−ソ
ース間抵抗（Ｒｄｓ）を低く設計しなければならないこ
とである。この理由は、これらの素子に固有に備わっ
た、いわゆるボディーダイオード（body diode) が存在
するためである。電流とＲｄｓ（オン状態）の積が０．
６Ｖに達すると、ボディーダイオードがオンして双方向
スイッチを破壊することがある。このボディーダイオー
ドを常時オフ状態に保つためには、双方向スイッチにお
ける電圧降下を０．６ボルト以下に保持する必要があ
る。この素子は、全ての電流レベルにおいて０．６ボル
ト以下の電圧で作動しなければならないため、ダイサイ
ズを極めて大きくするか、又は、電流レベルを小さくし
て、オン状態でのＲｄｓ値を極めて小さくしなければな
らない。
【０００７】光起電力を利用した双方向スイッチの不利
な点は、各々の集積回路上に１つのスイッチしか配置で
きないことである。加えて、このスイッチは光起電力型
のゲート駆動回路で駆動されなければならない。
な点は、各々の集積回路上に１つのスイッチしか配置で
きないことである。加えて、このスイッチは光起電力型
のゲート駆動回路で駆動されなければならない。
【０００８】本発明の目的は、小さなサイズで、しかも
大きな動作電流を許容できるＭＯＳＦＥＴ双方向スイッ
チを提供することにある。
大きな動作電流を許容できるＭＯＳＦＥＴ双方向スイッ
チを提供することにある。
【０００９】
【課題を解決するための手段及び作用】本発明の好適な
実施例に基づいて、双方向スイッチが提案されている。
双方向スイッチは、基板内に配置された第１の導電型の
ウェル領域を有している。第２の導電型の第１の電極領
域が、ウェル内に配置されている。第２の導電型の第２
の電極領域が、ウェル内に配置されている。第２の導電
型のドリフト（移動）領域が、第１の電極及び第２の電
極の間に配置されている。ドリフト（移動）領域は、第
１のチャネル領域によって第１の電極から分離され、第
２のチャネル領域により第２の電極から分離されてい
る。第１のゲート領域は、第１のチャネル領域上に配置
され、第２のゲート領域は第２のチャネル領域上に配置
される。
実施例に基づいて、双方向スイッチが提案されている。
双方向スイッチは、基板内に配置された第１の導電型の
ウェル領域を有している。第２の導電型の第１の電極領
域が、ウェル内に配置されている。第２の導電型の第２
の電極領域が、ウェル内に配置されている。第２の導電
型のドリフト（移動）領域が、第１の電極及び第２の電
極の間に配置されている。ドリフト（移動）領域は、第
１のチャネル領域によって第１の電極から分離され、第
２のチャネル領域により第２の電極から分離されてい
る。第１のゲート領域は、第１のチャネル領域上に配置
され、第２のゲート領域は第２のチャネル領域上に配置
される。
【００１０】好適な実施例において、第１のゲート領域
によりゲート制御されるトランジスタの閾値電圧は１．
５ボルト以下であり、第２のゲート領域によりゲート制
御されるトランジスタの閾値電圧も１．５ボルト以下で
ある。また、ウェル領域内の第１の電極領域と第１のチ
ャネル領域の配置は、第２の電極領域と第２のチャネル
領域との配置に対して対称である。
によりゲート制御されるトランジスタの閾値電圧は１．
５ボルト以下であり、第２のゲート領域によりゲート制
御されるトランジスタの閾値電圧も１．５ボルト以下で
ある。また、ウェル領域内の第１の電極領域と第１のチ
ャネル領域の配置は、第２の電極領域と第２のチャネル
領域との配置に対して対称である。
【００１１】本発明の好適な実施例において、”オフ”
状態のウェルの電位を制御するために、各種の回路が加
えられている。第２の導電型の第３の電極領域がウェル
内に配置されている。この第３の電極領域は、第３のチ
ャネル領域により第１の電極領域から分離されている。
第２の導電型の第４の電極領域がウェル内に配置されて
いる。第４の電極領域は第４のチャネル領域によって第
２の電極領域から分離されている。第１の導電型の第５
の電極領域は、ウェル領域内に配置されている。第５の
電極領域は、第３の電極領域に電気的に結合されてい
る。第１の導電型の第６の電極領域は、ウェル内に配置
されている。第６の電極領域は、第４の電極領域に電気
的に結合されている。第３のゲート領域は、第３のチャ
ネル領域上に配置されている。第３のゲート領域は、第
２の電極領域に電気的に結合されている。第４のゲート
領域は、第４のゲートチャネル領域上に配置されてい
る。第４のゲート領域は、第１の電極領域に電気的に結
合されている。
状態のウェルの電位を制御するために、各種の回路が加
えられている。第２の導電型の第３の電極領域がウェル
内に配置されている。この第３の電極領域は、第３のチ
ャネル領域により第１の電極領域から分離されている。
第２の導電型の第４の電極領域がウェル内に配置されて
いる。第４の電極領域は第４のチャネル領域によって第
２の電極領域から分離されている。第１の導電型の第５
の電極領域は、ウェル領域内に配置されている。第５の
電極領域は、第３の電極領域に電気的に結合されてい
る。第１の導電型の第６の電極領域は、ウェル内に配置
されている。第６の電極領域は、第４の電極領域に電気
的に結合されている。第３のゲート領域は、第３のチャ
ネル領域上に配置されている。第３のゲート領域は、第
２の電極領域に電気的に結合されている。第４のゲート
領域は、第４のゲートチャネル領域上に配置されてい
る。第４のゲート領域は、第１の電極領域に電気的に結
合されている。
【００１２】さらに、本発明の好適な実施例におい
て、”オン”状態のウェルの電位を制御するために、回
路が加えられている。第２の導電型の第７の電極領域
は、ウェル内に配置されている。第７の電極領域は、第
５の電極領域に電気的に結合されている。第２の導電型
の第８の電極領域がウェル内に配置されている。第８の
電極領域は、第６の電極領域に電気的に結合されてい
る。第２の導電型の第９の電極領域は、ウェル内に配置
されている。第９の電極領域は、第５のチャネル領域に
より第７の電極領域から分離されており、第９の電極領
域は第１の電極領域に電気的に結合されている。第２の
導電型の第１０の電極領域は、ウェル内に配置されてい
る。第１０の電極領域は、第６のチャネル領域により第
８の電極領域から分離されている。第１０の電極領域は
第２の電極領域に電気的に結合されている。第５のゲー
ト領域は、第５のチャネル領域上に配置されている。第
６のゲート領域は、第６のチャネル領域上に配置されて
いる。
て、”オン”状態のウェルの電位を制御するために、回
路が加えられている。第２の導電型の第７の電極領域
は、ウェル内に配置されている。第７の電極領域は、第
５の電極領域に電気的に結合されている。第２の導電型
の第８の電極領域がウェル内に配置されている。第８の
電極領域は、第６の電極領域に電気的に結合されてい
る。第２の導電型の第９の電極領域は、ウェル内に配置
されている。第９の電極領域は、第５のチャネル領域に
より第７の電極領域から分離されており、第９の電極領
域は第１の電極領域に電気的に結合されている。第２の
導電型の第１０の電極領域は、ウェル内に配置されてい
る。第１０の電極領域は、第６のチャネル領域により第
８の電極領域から分離されている。第１０の電極領域は
第２の電極領域に電気的に結合されている。第５のゲー
ト領域は、第５のチャネル領域上に配置されている。第
６のゲート領域は、第６のチャネル領域上に配置されて
いる。
【００１３】本発明によれば、１つの基板上に、多くの
高電圧双方向スイッチを構成することができる。さら
に、各々の双方向スイッチ内のボディーダイオード効果
が完全に抑えられる。双方向スイッチを動作させるため
に外部電源は必要ではない。この結果としての双方向ス
イッチは、従来例のスイッチより小さなサイズで、大き
な動作電流を許容することができる。
高電圧双方向スイッチを構成することができる。さら
に、各々の双方向スイッチ内のボディーダイオード効果
が完全に抑えられる。双方向スイッチを動作させるため
に外部電源は必要ではない。この結果としての双方向ス
イッチは、従来例のスイッチより小さなサイズで、大き
な動作電流を許容することができる。
【００１４】
【実施例】図１〜図５は本発明を具体化したＭＯＳＦＥ
Ｔで構成される双方向スイッチの一実施例を示す。
Ｔで構成される双方向スイッチの一実施例を示す。
【００１５】図１は、半導体ダイ上に形成されたＭＯＳ
ＦＥＴ双方向スイッチの断面図を示す。第１の導電型の
基板１０は、例えば、１立方センチメートルあたり１×
１０ 14の原子をドープしたｐ- 型材料からなっている。
基板１０の典型的な厚さは５００ミクロンである。第２
の導電型材料のウェル１１は、例えば、１平方センチメ
ートルあたり４×１０12から５×１０12の原子をドープ
したｎ型材料からなっている。ウェル１１は、例えば、
半導体ダイの表面９から５〜１０ミクロンの深さに延び
ている。ここに述べられるドーピングレベル及び寸法
は、およそ１００〜１０００ボルトの破壊電圧を有する
素子用に設計されている。ウェル１１内の、第１の導電
型のソース電極領域１３及び１６は、１平方センチメー
トルあたり２×１０15の原子をドープしたｐ+ 型材料か
らなっている。ソース電極領域１３及び１６はそれぞ
れ、例えば、半導体ダイの表面９から０．６ミクロンの
深さに延びている。
ＦＥＴ双方向スイッチの断面図を示す。第１の導電型の
基板１０は、例えば、１立方センチメートルあたり１×
１０ 14の原子をドープしたｐ- 型材料からなっている。
基板１０の典型的な厚さは５００ミクロンである。第２
の導電型材料のウェル１１は、例えば、１平方センチメ
ートルあたり４×１０12から５×１０12の原子をドープ
したｎ型材料からなっている。ウェル１１は、例えば、
半導体ダイの表面９から５〜１０ミクロンの深さに延び
ている。ここに述べられるドーピングレベル及び寸法
は、およそ１００〜１０００ボルトの破壊電圧を有する
素子用に設計されている。ウェル１１内の、第１の導電
型のソース電極領域１３及び１６は、１平方センチメー
トルあたり２×１０15の原子をドープしたｐ+ 型材料か
らなっている。ソース電極領域１３及び１６はそれぞ
れ、例えば、半導体ダイの表面９から０．６ミクロンの
深さに延びている。
【００１６】ソース電極１７は、表面９上にソース電極
領域１３と電気的に接触して配置されている。ソース電
極１９は、表面９上にソース電極領域１６と電気的に接
触して配置されている。
領域１３と電気的に接触して配置されている。ソース電
極１９は、表面９上にソース電極領域１６と電気的に接
触して配置されている。
【００１７】第１の導電型のトップ領域１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
１４は、例えば、半導体ダイの表面９から下方１ミクロ
ンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
１４は、例えば、半導体ダイの表面９から下方１ミクロ
ンの深さに延びている。
【００１８】絶縁領域２５は、トップ領域１４上の表面
９に配置されている。絶縁領域２５は、例えば、酸化シ
リコンである。絶縁領域２５は、表面９から上方へおよ
そ０．８ミクロン延びている。
９に配置されている。絶縁領域２５は、例えば、酸化シ
リコンである。絶縁領域２５は、表面９から上方へおよ
そ０．８ミクロン延びている。
【００１９】ゲート領域２１は、ゲート絶縁領域７上に
配置されている。ゲート領域２３は、ゲート絶縁領域８
上に配置されている。ゲート領域２１及び２３は、例え
ば、単位面積あたり１５オームにドープされたｎ+ ポリ
シリコンである。ゲート絶縁領域７及び８は、例えば、
酸化シリコンからなり、表面９上におよそ２００〜１０
００オングストローム延びている。
配置されている。ゲート領域２３は、ゲート絶縁領域８
上に配置されている。ゲート領域２１及び２３は、例え
ば、単位面積あたり１５オームにドープされたｎ+ ポリ
シリコンである。ゲート絶縁領域７及び８は、例えば、
酸化シリコンからなり、表面９上におよそ２００〜１０
００オングストローム延びている。
【００２０】ゲート電極２２は、図示したようにゲート
領域２１に接続されている。ゲート電極２４は、図示し
たようにゲート領域２３に接続されている。図１に示す
双方向スイッチにおいて、ｐ型トップ領域１４は、２つ
のドレインが１つに融合されたように見ることができ
る。このため、ドレイン電極を有する必要がなくなる。
ただ１つのドリフト領域（すなわちｐ型トップ領域１
４）が使用されるため、双方向スイッチのＲds（オン）
抵抗はかなり低減される。さらに、通常２つのドレイン
電極にとられるスペースを削減できる。
領域２１に接続されている。ゲート電極２４は、図示し
たようにゲート領域２３に接続されている。図１に示す
双方向スイッチにおいて、ｐ型トップ領域１４は、２つ
のドレインが１つに融合されたように見ることができ
る。このため、ドレイン電極を有する必要がなくなる。
ただ１つのドリフト領域（すなわちｐ型トップ領域１
４）が使用されるため、双方向スイッチのＲds（オン）
抵抗はかなり低減される。さらに、通常２つのドレイン
電極にとられるスペースを削減できる。
【００２１】図１から明らかなように、本発明の好適な
実施例は、ただ１つの高電圧ウェル１１を使用する効率
的な高電力双方向スイッチの構成をもたらしている。こ
れにより、さらにスペースを削減することができる。
実施例は、ただ１つの高電圧ウェル１１を使用する効率
的な高電力双方向スイッチの構成をもたらしている。こ
れにより、さらにスペースを削減することができる。
【００２２】双方向スイッチは両ゲート領域２１及び２
３の制御に基づいて動作する。両ゲート領域２１及び２
３に対して、ゲート−ソース間電圧がその閾値（例えば
０．７〜１．５ボルト）を越えると、その双方向スイッ
チはオンされる。電流は高電位の電極から、隣接するゲ
ート領域の下部を通り、ｐ型トップ領域１４を通過し
て、さらに、第２のゲートの下部を通り第２の電極に流
れる。ゲート−ソース間電圧が閾値以下になると双方向
スイッチはオフされる。
３の制御に基づいて動作する。両ゲート領域２１及び２
３に対して、ゲート−ソース間電圧がその閾値（例えば
０．７〜１．５ボルト）を越えると、その双方向スイッ
チはオンされる。電流は高電位の電極から、隣接するゲ
ート領域の下部を通り、ｐ型トップ領域１４を通過し
て、さらに、第２のゲートの下部を通り第２の電極に流
れる。ゲート−ソース間電圧が閾値以下になると双方向
スイッチはオフされる。
【００２３】ボディーダイオードはソース電極領域１３
及びウェル１１の間と、ソース電極領域１６及びウェル
１１の間に形成される。ボディーダイオードがオンする
ことを防止するために、ウェル１１の電位は高電位電極
のレベルに、あるいはその近傍に保持されなければなら
ない。双方向スイッチは、ウェル１１の電位が自動的に
双方向スイッチの高電位に保持されるように設計するこ
ともできる。
及びウェル１１の間と、ソース電極領域１６及びウェル
１１の間に形成される。ボディーダイオードがオンする
ことを防止するために、ウェル１１の電位は高電位電極
のレベルに、あるいはその近傍に保持されなければなら
ない。双方向スイッチは、ウェル１１の電位が自動的に
双方向スイッチの高電位に保持されるように設計するこ
ともできる。
【００２４】オフの状態では、双方向スイッチは電流を
流さないが、高電圧に耐える必要がある。双方向スイッ
チのドリフト領域（すなわちｐ型トップ領域１４）にお
いて、減少された表面電界（ＲＥＳＵＲＦ）構造は、双
方向スイッチが接合部の破壊を起こすこと無しに高電圧
を保持することを可能にする。オフ状態において、計測
が行われない場合に、ソース電極１３及び１６、ｎ型ウ
ェル１１及び基板１０から構成される寄生ｐｎｐトラン
ジスタのベース（ウェル１１）が開放されているとき
（いわゆる、ＢＶceo 効果）、双方向スイッチは破壊電
圧の低下を示すようになる。ウェル１１の電位はフロー
ティング状態であるため、内蔵のｐｎｐトランジスタの
ベースは開放状態で、その素子のドレイン破壊電圧（Ｂ
ＶＤ）は、ＢＶceo （ベース、エミッタ間短絡状態）よ
り極めて低い。
流さないが、高電圧に耐える必要がある。双方向スイッ
チのドリフト領域（すなわちｐ型トップ領域１４）にお
いて、減少された表面電界（ＲＥＳＵＲＦ）構造は、双
方向スイッチが接合部の破壊を起こすこと無しに高電圧
を保持することを可能にする。オフ状態において、計測
が行われない場合に、ソース電極１３及び１６、ｎ型ウ
ェル１１及び基板１０から構成される寄生ｐｎｐトラン
ジスタのベース（ウェル１１）が開放されているとき
（いわゆる、ＢＶceo 効果）、双方向スイッチは破壊電
圧の低下を示すようになる。ウェル１１の電位はフロー
ティング状態であるため、内蔵のｐｎｐトランジスタの
ベースは開放状態で、その素子のドレイン破壊電圧（Ｂ
ＶＤ）は、ＢＶceo （ベース、エミッタ間短絡状態）よ
り極めて低い。
【００２５】このＢＶceo の問題は、最低電極電位から
の電圧によりゲート制御されるｐチャネルＭＯＳＦＥＴ
を介して、ウェル１１を最高電極電位に接続することに
より解決される。ＭＯＳＦＥＴの閾値電圧によって生ず
る少量の電圧オフセット（１５〜５０ボルト）は、双方
向スイッチの動作電圧（１００ボルト以上）に比較して
それほど重大ではない。異なる極性の電圧に耐えるため
には、特別なトランジスタ構造が要求される。これらの
トランジスタは、ゲート酸化膜(gate oxides)を非常に
厚くした酸化膜素子(field oxide device)を利用して形
成される。
の電圧によりゲート制御されるｐチャネルＭＯＳＦＥＴ
を介して、ウェル１１を最高電極電位に接続することに
より解決される。ＭＯＳＦＥＴの閾値電圧によって生ず
る少量の電圧オフセット（１５〜５０ボルト）は、双方
向スイッチの動作電圧（１００ボルト以上）に比較して
それほど重大ではない。異なる極性の電圧に耐えるため
には、特別なトランジスタ構造が要求される。これらの
トランジスタは、ゲート酸化膜(gate oxides)を非常に
厚くした酸化膜素子(field oxide device)を利用して形
成される。
【００２６】例えば、双方向スイッチが対称的に配置さ
れた使用例が図２に示されている。図２において、２個
の交差結合した酸化膜ＭＯＳＦＥＴが加えられている。
第１の導電型のソース電極領域３４及び３５は、例え
ば、１平方センチメートルあたり２×１０15の原子をド
ープしたｐ+ 型材料からなっている。ソース電極領域３
４及び３５はそれぞれ、例えば、半導体ダイの表面９か
ら下方に０．６ミクロンの深さに延びている。
れた使用例が図２に示されている。図２において、２個
の交差結合した酸化膜ＭＯＳＦＥＴが加えられている。
第１の導電型のソース電極領域３４及び３５は、例え
ば、１平方センチメートルあたり２×１０15の原子をド
ープしたｐ+ 型材料からなっている。ソース電極領域３
４及び３５はそれぞれ、例えば、半導体ダイの表面９か
ら下方に０．６ミクロンの深さに延びている。
【００２７】ソース電極領域３４は、第２の導電型の電
極領域３２を介してウェル１１に電気的に接続されてい
る。同様に、ソース電極領域３５は、第２の導電型の電
極領域３６を介してウェル１１に電気的に接続されてい
る。電極領域３２及び３６は、例えば、１平方センチメ
ートルあたり５×１０15の原子をドープしたｎ+ 型材料
からなり、それぞれ、半導体ダイの表面９から下方に
０．６ミクロンの深さに延びている。
極領域３２を介してウェル１１に電気的に接続されてい
る。同様に、ソース電極領域３５は、第２の導電型の電
極領域３６を介してウェル１１に電気的に接続されてい
る。電極領域３２及び３６は、例えば、１平方センチメ
ートルあたり５×１０15の原子をドープしたｎ+ 型材料
からなり、それぞれ、半導体ダイの表面９から下方に
０．６ミクロンの深さに延びている。
【００２８】ゲート領域３１はゲート絶縁領域３７上に
配置されている。ゲート領域３３はゲート絶縁領域３８
上に配置されている。ゲート領域３１及び３３は、例え
ば、単位面積あたり１５オームにドープされたｎ+ ポリ
シリコンである。ゲート絶縁領域３７及び３８は、例え
ば、酸化シリコンからなり、表面９上におよそ８０００
オングストローム延びている。ゲート領域３１は、図示
したようにソース電極１９に電気的に接続されている。
同様に、ゲート領域３３は、図示したようにソース電極
１７に電気的に接続されている。
配置されている。ゲート領域３３はゲート絶縁領域３８
上に配置されている。ゲート領域３１及び３３は、例え
ば、単位面積あたり１５オームにドープされたｎ+ ポリ
シリコンである。ゲート絶縁領域３７及び３８は、例え
ば、酸化シリコンからなり、表面９上におよそ８０００
オングストローム延びている。ゲート領域３１は、図示
したようにソース電極１９に電気的に接続されている。
同様に、ゲート領域３３は、図示したようにソース電極
１７に電気的に接続されている。
【００２９】双方向スイッチがオンされたとき、図２に
示される交差結合した酸化膜ＭＯＳＦＥＴのゲート領域
３１及び３３における電圧は、これらのＭＯＳＦＥＴを
オンするためには充分ではない。このため、双方向スイ
ッチがオン状態のとき、ウェル１１に電気的に接続され
るように、さらに２個のｐチャネルＭＯＳＦＥＴが加え
られている。
示される交差結合した酸化膜ＭＯＳＦＥＴのゲート領域
３１及び３３における電圧は、これらのＭＯＳＦＥＴを
オンするためには充分ではない。このため、双方向スイ
ッチがオン状態のとき、ウェル１１に電気的に接続され
るように、さらに２個のｐチャネルＭＯＳＦＥＴが加え
られている。
【００３０】図３は、双方向スイッチがオン状態の時、
ウェル１１の電位を制御する機構を示している。第１の
導電型のソース電極領域４４及び４５は、１平方センチ
メートルあたり２×１０15の原子をドープしたｐ+ 型材
料からなっている。ソース電極領域４４及び４５はそれ
ぞれ、例えば、半導体ダイの表面９から０．６ミクロン
の深さに延びている。
ウェル１１の電位を制御する機構を示している。第１の
導電型のソース電極領域４４及び４５は、１平方センチ
メートルあたり２×１０15の原子をドープしたｐ+ 型材
料からなっている。ソース電極領域４４及び４５はそれ
ぞれ、例えば、半導体ダイの表面９から０．６ミクロン
の深さに延びている。
【００３１】ソース電極領域４４は、電極領域３２を介
してウェル１１と電気的に接続されている。同様に、ソ
ース電極領域４５は、電極領域３６を介してウェル１１
と電気的に接続されている。
してウェル１１と電気的に接続されている。同様に、ソ
ース電極領域４５は、電極領域３６を介してウェル１１
と電気的に接続されている。
【００３２】ゲート領域４１は、ゲート絶縁領域４７上
に配置されている。ゲート領域４３は、ゲート絶縁領域
４８上に配置されている。ゲート領域４１及び４３は、
例えば、単位面積あたり１５オームにドープされたｎ+
ポリシリコンである。ゲート絶縁領域４７及び４８は、
例えば、酸化シリコンからなり、表面９上におよそ２０
０〜１０００オングストローム延びている。
に配置されている。ゲート領域４３は、ゲート絶縁領域
４８上に配置されている。ゲート領域４１及び４３は、
例えば、単位面積あたり１５オームにドープされたｎ+
ポリシリコンである。ゲート絶縁領域４７及び４８は、
例えば、酸化シリコンからなり、表面９上におよそ２０
０〜１０００オングストローム延びている。
【００３３】さらに図３の双方向スイッチに加えられた
ＭＯＳＦＥＴは、ウェル１１の電位の制御及び、ｐ型ト
ップ領域を通る電流路に対して並列に、ウェル１１を通
る電流路の代替を提供する。この並列流路はさらに素子
のＲds（オン）を低減し、双方向スイッチのサイズの低
減を有効的に提供する。
ＭＯＳＦＥＴは、ウェル１１の電位の制御及び、ｐ型ト
ップ領域を通る電流路に対して並列に、ウェル１１を通
る電流路の代替を提供する。この並列流路はさらに素子
のＲds（オン）を低減し、双方向スイッチのサイズの低
減を有効的に提供する。
【００３４】図４は、図２及び図３のＭＯＳＦＥＴが組
み合わされて１つの実施例になる様子を示している。こ
の新たな実施例は、図２に示される実施例に２個のｐチ
ャネルＭＯＳＦＥＴを加えることによってなされる。第
１の導電型のソース電極領域５４及び５５は、例えば、
１平方センチメートルあたり２×１０15の原子をドープ
したｐ+ 型材料からなっている。ソース電極領域５４及
び５５はそれぞれ、例えば、半導体ダイの表面９から下
方に０．６ミクロンの深さに延びている。
み合わされて１つの実施例になる様子を示している。こ
の新たな実施例は、図２に示される実施例に２個のｐチ
ャネルＭＯＳＦＥＴを加えることによってなされる。第
１の導電型のソース電極領域５４及び５５は、例えば、
１平方センチメートルあたり２×１０15の原子をドープ
したｐ+ 型材料からなっている。ソース電極領域５４及
び５５はそれぞれ、例えば、半導体ダイの表面９から下
方に０．６ミクロンの深さに延びている。
【００３５】ソース電極領域５４は、電極領域３２を介
してウェル１１に電気的に接続されている。同様に、ソ
ース電極領域５５は、電極領域３６を介してウェル１１
に電気的に接続されている。
してウェル１１に電気的に接続されている。同様に、ソ
ース電極領域５５は、電極領域３６を介してウェル１１
に電気的に接続されている。
【００３６】ゲート領域５１はゲート絶縁領域５７上に
配置されている。ゲート領域５３はゲート絶縁領域５８
上に配置されている。ゲート領域５１及び５３は、例え
ば、単位面積あたり１５オームにドープされたｎ+ ポリ
シリコンである。ゲート絶縁領域５７及び５８は、例え
ば、酸化シリコンからなり、表面９上におよそ２００〜
１０００オングストローム延びている。第１の導電型の
ソース電極領域５２及び５６が、ウェル１１内にさらに
形成され、それぞれソース電極領域１３及び１６に電気
的に接続されている。ソース電極領域５２及び５６は、
例えば、１平方センチメートルあたり２×１０15の原子
をドープしたｐ+ 型材料からなっている。ソース電極領
域５２及び５６はそれぞれ、例えば、半導体ダイの表面
９から下方に０．６ミクロンの深さに延びている。
配置されている。ゲート領域５３はゲート絶縁領域５８
上に配置されている。ゲート領域５１及び５３は、例え
ば、単位面積あたり１５オームにドープされたｎ+ ポリ
シリコンである。ゲート絶縁領域５７及び５８は、例え
ば、酸化シリコンからなり、表面９上におよそ２００〜
１０００オングストローム延びている。第１の導電型の
ソース電極領域５２及び５６が、ウェル１１内にさらに
形成され、それぞれソース電極領域１３及び１６に電気
的に接続されている。ソース電極領域５２及び５６は、
例えば、１平方センチメートルあたり２×１０15の原子
をドープしたｐ+ 型材料からなっている。ソース電極領
域５２及び５６はそれぞれ、例えば、半導体ダイの表面
９から下方に０．６ミクロンの深さに延びている。
【００３７】図５は、ゲート領域５１及び５３によって
ゲート制御されるトランジスタの制御を行うために使用
される２個の双方向スイッチ７１及び８１の様子を示し
ている。双方向スイッチ７１及び８１はウェル１１内に
配置されていてもよい。
ゲート制御されるトランジスタの制御を行うために使用
される２個の双方向スイッチ７１及び８１の様子を示し
ている。双方向スイッチ７１及び８１はウェル１１内に
配置されていてもよい。
【００３８】双方向スイッチ７１において、第１の導電
型のソース電極領域１１３及び１１６は、１平方センチ
メートルあたり２×１０15の原子をドープしたｐ+ 型材
料からなっている。ソース電極領域１１３及び１１６は
それぞれ、例えば、半導体ダイの表面９から０．６ミク
ロンの深さに延びている。
型のソース電極領域１１３及び１１６は、１平方センチ
メートルあたり２×１０15の原子をドープしたｐ+ 型材
料からなっている。ソース電極領域１１３及び１１６は
それぞれ、例えば、半導体ダイの表面９から０．６ミク
ロンの深さに延びている。
【００３９】ソース電極１１７は、表面９上に、ソース
電極領域１１３と電気的に接触して配置されている。ソ
ース電極１１９は、表面９上に、ソース電極領域１１６
と電気的に接触して配置されている。
電極領域１１３と電気的に接触して配置されている。ソ
ース電極１１９は、表面９上に、ソース電極領域１１６
と電気的に接触して配置されている。
【００４０】第１の導電型のトップ領域１１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
１１４は、例えば、半導体ダイの表面９から下方１ミク
ロンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
１１４は、例えば、半導体ダイの表面９から下方１ミク
ロンの深さに延びている。
【００４１】絶縁領域１２５は、トップ領域１１４上の
表面９に配置されている。絶縁領域１２５は、例えば、
酸化シリコンである。絶縁領域１２５は、表面９から上
方へおよそ０．８ミクロン延びている。
表面９に配置されている。絶縁領域１２５は、例えば、
酸化シリコンである。絶縁領域１２５は、表面９から上
方へおよそ０．８ミクロン延びている。
【００４２】ゲート領域１２１は、ゲート絶縁領域１０
７上に配置されている。ゲート領域１２３は、ゲート絶
縁領域１０８上に配置されている。ゲート領域１２１及
び１２３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域１０
７及び１０８は、例えば、酸化シリコンからなり、表面
９上におよそ２００〜１０００オングストローム延びて
いる。
７上に配置されている。ゲート領域１２３は、ゲート絶
縁領域１０８上に配置されている。ゲート領域１２１及
び１２３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域１０
７及び１０８は、例えば、酸化シリコンからなり、表面
９上におよそ２００〜１０００オングストローム延びて
いる。
【００４３】ゲート電極１２２は、ゲート領域１２１
に、例えば、図示したように、絶縁領域１２５上に延び
るゲート領域１２１の一部に接続されている。ゲート電
極１２４は、ゲート領域１２３に、例えば、図示したよ
うに、絶縁領域１２５上に延びるゲート領域１２３の一
部に接続されている。
に、例えば、図示したように、絶縁領域１２５上に延び
るゲート領域１２１の一部に接続されている。ゲート電
極１２４は、ゲート領域１２３に、例えば、図示したよ
うに、絶縁領域１２５上に延びるゲート領域１２３の一
部に接続されている。
【００４４】双方向スイッチ８１において、第１の導電
型のソース電極領域２１３及び第１の導電型のソース電
極領域２１６は、１平方センチメートルあたり２×１０
15の原子をドープしたｐ+ 型材料からなっている。ソー
ス電極領域２１３及び２１６はそれぞれ、例えば、半導
体ダイの表面９から０．６ミクロンの深さに延びてい
る。
型のソース電極領域２１３及び第１の導電型のソース電
極領域２１６は、１平方センチメートルあたり２×１０
15の原子をドープしたｐ+ 型材料からなっている。ソー
ス電極領域２１３及び２１６はそれぞれ、例えば、半導
体ダイの表面９から０．６ミクロンの深さに延びてい
る。
【００４５】ソース電極２１７は、表面９上にソース電
極領域２１３と電気的に接触して配置されている。ソー
ス電極２１９は、表面９上にソース電極領域２１６と電
気的に接触して配置されている。
極領域２１３と電気的に接触して配置されている。ソー
ス電極２１９は、表面９上にソース電極領域２１６と電
気的に接触して配置されている。
【００４６】第１の導電型のトップ領域２１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
２１４は、例えば、半導体ダイの表面９から下方１ミク
ロンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
２１４は、例えば、半導体ダイの表面９から下方１ミク
ロンの深さに延びている。
【００４７】絶縁領域２２５は、トップ領域２１４上の
表面９に配置されている。絶縁領域２２５は、例えば、
酸化シリコンである。絶縁領域２２５は、表面９から上
方へおよそ０．８ミクロン延びている。
表面９に配置されている。絶縁領域２２５は、例えば、
酸化シリコンである。絶縁領域２２５は、表面９から上
方へおよそ０．８ミクロン延びている。
【００４８】ゲート領域２２１は、ゲート絶縁領域２０
７上に配置されている。ゲート領域２２３は、ゲート絶
縁領域２０８上に配置されている。ゲート領域２２１及
び２１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域２０
７及び２０８は、例えば、酸化シリコンからなり、表面
９上におよそ２００〜１０００オングストローム延びて
いる。
７上に配置されている。ゲート領域２２３は、ゲート絶
縁領域２０８上に配置されている。ゲート領域２２１及
び２１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域２０
７及び２０８は、例えば、酸化シリコンからなり、表面
９上におよそ２００〜１０００オングストローム延びて
いる。
【００４９】ゲート電極２２２は、ゲート領域２２１
に、例えば、図示したように、絶縁領域２２５上に延び
るゲート領域２２１の一部に接続されている。ゲート電
極２２４は、ゲート領域２２３に、例えば、図示したよ
うに、絶縁領域２２５上に延びるゲート領域２２３の一
部に接続されている。
に、例えば、図示したように、絶縁領域２２５上に延び
るゲート領域２２１の一部に接続されている。ゲート電
極２２４は、ゲート領域２２３に、例えば、図示したよ
うに、絶縁領域２２５上に延びるゲート領域２２３の一
部に接続されている。
【００５０】図５に示される構成により、ゲート領域５
１及び５３によって制御されるトランジスタの１個のみ
が、一度にオンされるようになっている。このとき、ウ
ェル１１と最高電位とを接続しているトランジスタがオ
ンされる。双方向スイッチ７１又は８１には、直流電流
が流れていないため、ボディー効果の問題は起こらな
い。ウェル１１のピンチオフ電圧は全印加電圧に比較し
て小さいため、双方向スイッチ７１及び８１はウェル１
１内に配置することができる。
１及び５３によって制御されるトランジスタの１個のみ
が、一度にオンされるようになっている。このとき、ウ
ェル１１と最高電位とを接続しているトランジスタがオ
ンされる。双方向スイッチ７１又は８１には、直流電流
が流れていないため、ボディー効果の問題は起こらな
い。ウェル１１のピンチオフ電圧は全印加電圧に比較し
て小さいため、双方向スイッチ７１及び８１はウェル１
１内に配置することができる。
【００５１】次に、この発明を具体化した別の実施例を
図面に従って説明する。なお、以降の説明においては前
記実施例の構成と同様な構成については図面に同一番号
を記すのみで、説明は省略する。
図面に従って説明する。なお、以降の説明においては前
記実施例の構成と同様な構成については図面に同一番号
を記すのみで、説明は省略する。
【００５２】図６は、２個のＭＯＳＦＥＴが別々のウェ
ル内に配置された、本発明の別の実施例を示す。第１の
導電型の基板３１０は、例えば、１平方センチメートル
あたり５×１０14の原子をドープしたｐ- 型材料からな
る。典型的な基板３１０の厚さは５００ミクロンであ
る。第２の導電型材料のウェル３１１は、例えば、１平
方センチメートルあたり４×１０12から５×１０12の原
子をドープしたｎ型材料からなっている。ウェル３１１
は、例えば、半導体ダイの表面３０９から５〜１０ミク
ロンの深さに延びている。ここに述べられたドーピング
レベル、及び寸法は、およそ１００〜１０００ボルトの
破壊電圧を有する素子用に設計されている。
ル内に配置された、本発明の別の実施例を示す。第１の
導電型の基板３１０は、例えば、１平方センチメートル
あたり５×１０14の原子をドープしたｐ- 型材料からな
る。典型的な基板３１０の厚さは５００ミクロンであ
る。第２の導電型材料のウェル３１１は、例えば、１平
方センチメートルあたり４×１０12から５×１０12の原
子をドープしたｎ型材料からなっている。ウェル３１１
は、例えば、半導体ダイの表面３０９から５〜１０ミク
ロンの深さに延びている。ここに述べられたドーピング
レベル、及び寸法は、およそ１００〜１０００ボルトの
破壊電圧を有する素子用に設計されている。
【００５３】ウェル３１１内の、第１の導電型のソース
電極領域３１３及び３１６は、１平方センチメートルあ
たり２×１０15の原子をドープしたｐ+ 型材料からなっ
ている。ソース電極領域３１３及び３１６はそれぞれ、
例えば、半導体ダイの表面３０９から０．６ミクロンの
深さに延びている。
電極領域３１３及び３１６は、１平方センチメートルあ
たり２×１０15の原子をドープしたｐ+ 型材料からなっ
ている。ソース電極領域３１３及び３１６はそれぞれ、
例えば、半導体ダイの表面３０９から０．６ミクロンの
深さに延びている。
【００５４】ソース電極３１７は、表面３０９上に、ソ
ース電極領域３１３と電気的に接触して配置されてい
る。ソース電極３１９は、表面３０９上に、ソース電極
領域３１６と電気的に接触して配置されている。
ース電極領域３１３と電気的に接触して配置されてい
る。ソース電極３１９は、表面３０９上に、ソース電極
領域３１６と電気的に接触して配置されている。
【００５５】第１の導電型のトップ領域３１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
３１４は、例えば、半導体ダイの表面３０９から下方１
ミクロンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
３１４は、例えば、半導体ダイの表面３０９から下方１
ミクロンの深さに延びている。
【００５６】絶縁領域３２５、３４５、３５５及び３６
５は、表面３０９上に配置されている。これらの絶縁領
域３２５、３４５、３５５及び３６５の各々は、例え
ば、酸化シリコンである。絶縁領域３２５、３４５、３
５５及び３６５は、表面３０９から上方へおよそ０．８
ミクロン延びている。
５は、表面３０９上に配置されている。これらの絶縁領
域３２５、３４５、３５５及び３６５の各々は、例え
ば、酸化シリコンである。絶縁領域３２５、３４５、３
５５及び３６５は、表面３０９から上方へおよそ０．８
ミクロン延びている。
【００５７】ゲート領域３２１は、ゲート絶縁領域３０
７上に配置されている。ゲート領域３２３は、ゲート絶
縁領域３０８上に配置されている。ゲート領域３２１及
び３２３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域３０
７及び３０８は、例えば、酸化シリコンからなり、表面
９上におよそ２００〜１０００オングストローム延びて
いる。
７上に配置されている。ゲート領域３２３は、ゲート絶
縁領域３０８上に配置されている。ゲート領域３２１及
び３２３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域３０
７及び３０８は、例えば、酸化シリコンからなり、表面
９上におよそ２００〜１０００オングストローム延びて
いる。
【００５８】電極３２２は、ゲート領域３２１に、例え
ば、図示したように、絶縁領域３２５上に延びるゲート
領域３２１の一部に接続されている。ゲート電極３２４
は、ゲート領域３２３に、例えば、図示したように、絶
縁領域３４５上に延びるゲート領域３２３の一部に接続
されている。
ば、図示したように、絶縁領域３２５上に延びるゲート
領域３２１の一部に接続されている。ゲート電極３２４
は、ゲート領域３２３に、例えば、図示したように、絶
縁領域３４５上に延びるゲート領域３２３の一部に接続
されている。
【００５９】トップ領域３１４内において、ドレイン電
極領域３７４は、例えば、１平方センチメートルあたり
２×１０15の原子をドープしたｐ+ 型材料からなってい
る。さらに、電極領域３３２及び３３６は、例えば、１
平方センチメートルあたり５×１０15の原子をドープし
たｎ+ 型材料からなる。電極領域３３２は、図６に示す
ように、ソース電極領域３１３に電気的に接続されてい
る。ソース電極領域３１６は、インピーダンス３７２を
介して電極３２２に電気的に接続されている。インピー
ダンス３７２は、例えば、１００オームの抵抗値を有し
ている。電極領域３３６は、インピーダンス３７１を介
してソース電極領域３１６に接続されている。インピー
ダンス３７１は、例えば、１００キロオームの抵抗値を
有している。
極領域３７４は、例えば、１平方センチメートルあたり
２×１０15の原子をドープしたｐ+ 型材料からなってい
る。さらに、電極領域３３２及び３３６は、例えば、１
平方センチメートルあたり５×１０15の原子をドープし
たｎ+ 型材料からなる。電極領域３３２は、図６に示す
ように、ソース電極領域３１３に電気的に接続されてい
る。ソース電極領域３１６は、インピーダンス３７２を
介して電極３２２に電気的に接続されている。インピー
ダンス３７２は、例えば、１００オームの抵抗値を有し
ている。電極領域３３６は、インピーダンス３７１を介
してソース電極領域３１６に接続されている。インピー
ダンス３７１は、例えば、１００キロオームの抵抗値を
有している。
【００６０】第２の導電型材料のウェル４１１は、例え
ば、１平方センチメートルあたり４×１０12から５×１
０12の原子をドープしたｎ型材料からなっている。ウェ
ル４１１は、例えば、半導体ダイの表面９から５〜１０
ミクロンの深さに延びている。ここに述べられたドーピ
ングレベル及び寸法は、およそ１００〜１０００ボルト
の破壊電圧を有する素子用に設計されている。
ば、１平方センチメートルあたり４×１０12から５×１
０12の原子をドープしたｎ型材料からなっている。ウェ
ル４１１は、例えば、半導体ダイの表面９から５〜１０
ミクロンの深さに延びている。ここに述べられたドーピ
ングレベル及び寸法は、およそ１００〜１０００ボルト
の破壊電圧を有する素子用に設計されている。
【００６１】ウェル４１１内のにおいて、第１の導電型
のソース電極領域４１３及び４１６は、例えば、１平方
センチメートルあたり２×１０15の原子をドープしたｐ
+ 型材料からなっている。ソース電極領域４１３及び４
１６はそれぞれ、例えば、半導体ダイの表面３０９から
０．６ミクロンの深さに延びている。
のソース電極領域４１３及び４１６は、例えば、１平方
センチメートルあたり２×１０15の原子をドープしたｐ
+ 型材料からなっている。ソース電極領域４１３及び４
１６はそれぞれ、例えば、半導体ダイの表面３０９から
０．６ミクロンの深さに延びている。
【００６２】ソース電極４１７は、表面３０９上にソー
ス電極領域４１３と電気的に接触して配置されている。
ソース電極４１９は、表面３０９上にソース電極領域４
１６と電気的に接触し、配置されている。
ス電極領域４１３と電気的に接触して配置されている。
ソース電極４１９は、表面３０９上にソース電極領域４
１６と電気的に接触し、配置されている。
【００６３】第１の導電型のトップ領域４１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
４１４は、例えば、半導体ダイの表面３０９から下方１
ミクロンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
４１４は、例えば、半導体ダイの表面３０９から下方１
ミクロンの深さに延びている。
【００６４】絶縁領域４２５、４４５、４５５及び４６
５は、表面３０９上に配置されている。これらの絶縁領
域の各々は、例えば、酸化シリコンである。絶縁領域３
２５、３４５、３５５及び３６５は、表面３０９から上
方へおよそ０．８ミクロン延びている。
５は、表面３０９上に配置されている。これらの絶縁領
域の各々は、例えば、酸化シリコンである。絶縁領域３
２５、３４５、３５５及び３６５は、表面３０９から上
方へおよそ０．８ミクロン延びている。
【００６５】ゲート領域４２１は、ゲート絶縁領域４０
７上に配置されている。ゲート領域４２３は、ゲート絶
縁領域４０８上に配置されている。ゲート領域４２１及
び４１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域４０
７及び４０８は、例えば、酸化シリコンからなり、表面
３０９上におよそ２００〜１０００オングストローム延
びている。
７上に配置されている。ゲート領域４２３は、ゲート絶
縁領域４０８上に配置されている。ゲート領域４２１及
び４１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域４０
７及び４０８は、例えば、酸化シリコンからなり、表面
３０９上におよそ２００〜１０００オングストローム延
びている。
【００６６】電極４２２は、ゲート領域４２１に、例え
ば、図示したように、絶縁領域４２５上に延びるゲート
領域４１１の一部に接続されている。ゲート電極４２４
は、ゲート領域４２３に、例えば、図示したように、絶
縁領域４４５上に延びるゲート領域４２３の一部に接続
されている。
ば、図示したように、絶縁領域４２５上に延びるゲート
領域４１１の一部に接続されている。ゲート電極４２４
は、ゲート領域４２３に、例えば、図示したように、絶
縁領域４４５上に延びるゲート領域４２３の一部に接続
されている。
【００６７】トップ領域４１４内に、ドレイン電極領域
４７４は、例えば、１平方センチメートルあたり２×１
０15の原子をドープしたｐ+ 型材料からなっている。さ
らに、電極領域４３２及び４３６は、例えば、１平方セ
ンチメートルあたり５×１０ 15の原子をドープしたｎ+
型材料からなる。電極領域４３２は、図６に示すよう
に、ソース電極領域４１３に電気的に接続されている。
ソース電極領域４１６は、インピーダンス４７２を介し
て電極４２２に電気的に接続されている。インピーダン
ス４７２は、例えば、１００オームの抵抗値を有してい
る。電極領域４３６は、インピーダンス４７１を介して
ソース電極領域４１６に接続されている。インピーダン
ス４７１は、例えば、１００キロオームの抵抗値を有し
ている。
４７４は、例えば、１平方センチメートルあたり２×１
０15の原子をドープしたｐ+ 型材料からなっている。さ
らに、電極領域４３２及び４３６は、例えば、１平方セ
ンチメートルあたり５×１０ 15の原子をドープしたｎ+
型材料からなる。電極領域４３２は、図６に示すよう
に、ソース電極領域４１３に電気的に接続されている。
ソース電極領域４１６は、インピーダンス４７２を介し
て電極４２２に電気的に接続されている。インピーダン
ス４７２は、例えば、１００オームの抵抗値を有してい
る。電極領域４３６は、インピーダンス４７１を介して
ソース電極領域４１６に接続されている。インピーダン
ス４７１は、例えば、１００キロオームの抵抗値を有し
ている。
【００６８】図７は、図６の双方向スイッチの等価回路
を示す。この等価回路において、ＭＯＳＦＥＴ３８０
は、ゲート電極３２４によって制御される図６のＭＯＳ
ＦＥＴを表している。ＭＯＳＦＥＴ３８１は、ゲート電
極３２２によって制御される図６のＭＯＳＦＥＴを表し
ている。ＭＯＳＦＥＴ４８０は、ゲート電極４２４によ
って制御される図６のＭＯＳＦＥＴを表している。ＭＯ
ＳＦＥＴ４８１は、ゲート電極４２２によって制御され
る図６のＭＯＳＦＥＴを表している。図６の双方向スイ
ッチは、前述した双方向スイッチほど面積効率は良くな
いが、実施するには比較的シンプルである。電極３２２
及び４２２は、双方向スイッチの切換られる入力／出力
として提供されている。ゲート電極３２４及び４２４
は、双方向スイッチをオン、オフするように機能する。
ＭＯＳＦＥＴ３８０及びＭＯＳＦＥＴ４８０は、それぞ
れ別々のウェル内に配置され、ドレイン電極を介して接
続されている。ＭＯＳＦＥＴ３８１，４８１は、ｎ型ウ
ェルと最高電位の電極とを自動的に接続する。電極３２
２が、電極４２２より低い電位にあり、抵抗３７２の両
端の電圧がＭＯＳＦＥＴ３８１の閾値電圧を越えると
き、ＭＯＳＦＥＴ３８１はオンしてウェル３１１とドレ
イン電位（ドレイン電極領域３７４において）とを接続
する。同様に、電極４２２が、電極３２２より低い電位
にあり、インピーダンス４７２の両端の電圧がＭＯＳＦ
ＥＴ４８１の閾値電圧を越えるとき、ＭＯＳＦＥＴ４８
１はオンしてウェル４１１とドレイン電位（ドレイン電
極領域４７４において）とを接続する。この動作は、ボ
ディーダイオードがオンすることを防止する。オフ状態
において、インピーダンス３７１，４７１がそれぞれウ
ェル３１１，４１１の電位を電極３２２，４２２の電位
に引き上げることにより、ＢＶceo 効果は抑制される。
を示す。この等価回路において、ＭＯＳＦＥＴ３８０
は、ゲート電極３２４によって制御される図６のＭＯＳ
ＦＥＴを表している。ＭＯＳＦＥＴ３８１は、ゲート電
極３２２によって制御される図６のＭＯＳＦＥＴを表し
ている。ＭＯＳＦＥＴ４８０は、ゲート電極４２４によ
って制御される図６のＭＯＳＦＥＴを表している。ＭＯ
ＳＦＥＴ４８１は、ゲート電極４２２によって制御され
る図６のＭＯＳＦＥＴを表している。図６の双方向スイ
ッチは、前述した双方向スイッチほど面積効率は良くな
いが、実施するには比較的シンプルである。電極３２２
及び４２２は、双方向スイッチの切換られる入力／出力
として提供されている。ゲート電極３２４及び４２４
は、双方向スイッチをオン、オフするように機能する。
ＭＯＳＦＥＴ３８０及びＭＯＳＦＥＴ４８０は、それぞ
れ別々のウェル内に配置され、ドレイン電極を介して接
続されている。ＭＯＳＦＥＴ３８１，４８１は、ｎ型ウ
ェルと最高電位の電極とを自動的に接続する。電極３２
２が、電極４２２より低い電位にあり、抵抗３７２の両
端の電圧がＭＯＳＦＥＴ３８１の閾値電圧を越えると
き、ＭＯＳＦＥＴ３８１はオンしてウェル３１１とドレ
イン電位（ドレイン電極領域３７４において）とを接続
する。同様に、電極４２２が、電極３２２より低い電位
にあり、インピーダンス４７２の両端の電圧がＭＯＳＦ
ＥＴ４８１の閾値電圧を越えるとき、ＭＯＳＦＥＴ４８
１はオンしてウェル４１１とドレイン電位（ドレイン電
極領域４７４において）とを接続する。この動作は、ボ
ディーダイオードがオンすることを防止する。オフ状態
において、インピーダンス３７１，４７１がそれぞれウ
ェル３１１，４１１の電位を電極３２２，４２２の電位
に引き上げることにより、ＢＶceo 効果は抑制される。
【００６９】図８は、双方向スイッチの別の実施例を示
す。第１の導電型の基板５１０は、例えば、１平方セン
チメートルあたり５×１０14の原子をドープしたｐ- 型
材料からなる。典型的な基板５１０の厚さは５００ミク
ロンである。第２の導電型材料のウェル５１１は、例え
ば、１平方センチメートルあたり４×１０12から５×１
０12の原子をドープしたｎ- 型材料からなっている。ウ
ェル５１１は、例えば、半導体ダイの表面５０９から５
〜１０ミクロンの深さに延びている。ここに述べられる
ドーピングレベル及び寸法は、およそ１００〜１０００
ボルトの破壊電圧を有する素子用に設計されている。
す。第１の導電型の基板５１０は、例えば、１平方セン
チメートルあたり５×１０14の原子をドープしたｐ- 型
材料からなる。典型的な基板５１０の厚さは５００ミク
ロンである。第２の導電型材料のウェル５１１は、例え
ば、１平方センチメートルあたり４×１０12から５×１
０12の原子をドープしたｎ- 型材料からなっている。ウ
ェル５１１は、例えば、半導体ダイの表面５０９から５
〜１０ミクロンの深さに延びている。ここに述べられる
ドーピングレベル及び寸法は、およそ１００〜１０００
ボルトの破壊電圧を有する素子用に設計されている。
【００７０】ウェル５１１内の、第１の導電型のソース
電極領域５１３及び第１の導電型のソース電極領域５１
６は、１平方センチメートルあたり２×１０15の原子を
ドープしたｐ+ 型材料からなっている。ソース電極領域
５１３及び５１６はそれぞれ、例えば、半導体ダイの表
面５０９から０．６ミクロンの深さに延びている。
電極領域５１３及び第１の導電型のソース電極領域５１
６は、１平方センチメートルあたり２×１０15の原子を
ドープしたｐ+ 型材料からなっている。ソース電極領域
５１３及び５１６はそれぞれ、例えば、半導体ダイの表
面５０９から０．６ミクロンの深さに延びている。
【００７１】ソース電極５１７は、表面５０９上にソー
ス電極領域５１３と電気的に接触して配置されている。
ソース電極５１９は、表面５０９上にソース電極領域５
１６と電気的に接触して配置されている。
ス電極領域５１３と電気的に接触して配置されている。
ソース電極５１９は、表面５０９上にソース電極領域５
１６と電気的に接触して配置されている。
【００７２】第１の導電型のトップ領域５１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
５１４は、例えば、半導体ダイの表面５０９から下方１
ミクロンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
５１４は、例えば、半導体ダイの表面５０９から下方１
ミクロンの深さに延びている。
【００７３】絶縁領域５２５、５４５、５５５及び５６
５は、表面５０９上に配置されている。これらの絶縁領
域の各々は、例えば、酸化シリコンである。絶縁領域５
２５、５４５、５５５及び５６５は、表面５０９から上
方へおよそ０．８ミクロン延びている。
５は、表面５０９上に配置されている。これらの絶縁領
域の各々は、例えば、酸化シリコンである。絶縁領域５
２５、５４５、５５５及び５６５は、表面５０９から上
方へおよそ０．８ミクロン延びている。
【００７４】ゲート領域５２１は、ゲート絶縁領域５０
７上に配置されている。ゲート領域５２３は、ゲート絶
縁領域５０８上に配置されている。ゲート領域５２１及
び５１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域５０
７及び５０８は、例えば、酸化シリコンからなり、表面
５０９上におよそ２００〜１０００オングストローム延
びている。
７上に配置されている。ゲート領域５２３は、ゲート絶
縁領域５０８上に配置されている。ゲート領域５２１及
び５１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域５０
７及び５０８は、例えば、酸化シリコンからなり、表面
５０９上におよそ２００〜１０００オングストローム延
びている。
【００７５】ゲート電極５２４は、ゲート領域５２３
に、例えば、図示したように、絶縁領域５４５上に延び
るゲート領域５２３の一部に接続されている。ゲート電
極５２２は、ゲート領域５２１に、例えば、図示したよ
うに、絶縁領域５２５上に延びるゲート領域５２１の一
部に接続されている。
に、例えば、図示したように、絶縁領域５４５上に延び
るゲート領域５２３の一部に接続されている。ゲート電
極５２２は、ゲート領域５２１に、例えば、図示したよ
うに、絶縁領域５２５上に延びるゲート領域５２１の一
部に接続されている。
【００７６】トップ領域５１４内において、ドレイン電
極領域５７４は、例えば、１平方センチメートルあたり
２×１０15の原子をドープしたｐ+ 型材料からなってい
る。さらに、電極領域５３２及び５３６は、例えば、１
平方センチメートルあたり５×１０15の原子をドープし
たｎ+ 型材料からなる。電極領域５３２は、図に示すよ
うに、ソース電極領域５１３に電気的に接続されてい
る。電極領域５３６は、インピーダンス５７１を介して
電極５２２に電気的に接続されている。インピーダンス
５７１は、例えば、１００キロオームの抵抗値を有して
いる。
極領域５７４は、例えば、１平方センチメートルあたり
２×１０15の原子をドープしたｐ+ 型材料からなってい
る。さらに、電極領域５３２及び５３６は、例えば、１
平方センチメートルあたり５×１０15の原子をドープし
たｎ+ 型材料からなる。電極領域５３２は、図に示すよ
うに、ソース電極領域５１３に電気的に接続されてい
る。電極領域５３６は、インピーダンス５７１を介して
電極５２２に電気的に接続されている。インピーダンス
５７１は、例えば、１００キロオームの抵抗値を有して
いる。
【００７７】第２の導電型材料のウェル６１１は、例え
ば、１平方センチメートルあたり４×１０12から５×１
０12の原子をドープしたｎ型材料からなっている。ウェ
ル６１１は、例えば、半導体ダイの表面５０９から５〜
１０ミクロンの深さに延びている。ここに述べられるド
ーピングレベル及び寸法は、およそ１００〜１０００ボ
ルトの破壊電圧を有する素子用に設計されている。
ば、１平方センチメートルあたり４×１０12から５×１
０12の原子をドープしたｎ型材料からなっている。ウェ
ル６１１は、例えば、半導体ダイの表面５０９から５〜
１０ミクロンの深さに延びている。ここに述べられるド
ーピングレベル及び寸法は、およそ１００〜１０００ボ
ルトの破壊電圧を有する素子用に設計されている。
【００７８】ウェル６１１内の、第１の導電型のソース
電極領域６１３及び第１の導電型のソース電極領域６１
６は、１平方センチメートルあたり２×１０15の原子を
ドープしたｐ+ 型材料からなっている。ソース電極領域
６１３及び６１６はそれぞれ、例えば、半導体ダイの表
面５０９から０．６ミクロンの深さに延びている。
電極領域６１３及び第１の導電型のソース電極領域６１
６は、１平方センチメートルあたり２×１０15の原子を
ドープしたｐ+ 型材料からなっている。ソース電極領域
６１３及び６１６はそれぞれ、例えば、半導体ダイの表
面５０９から０．６ミクロンの深さに延びている。
【００７９】ソース電極６１７は、表面５０９上にソー
ス電極領域６１３と電気的に接触して配置されている。
ソース電極６１９は、表面５０９上にソース電極領域６
１６と電気的に接触して配置されている。
ス電極領域６１３と電気的に接触して配置されている。
ソース電極６１９は、表面５０９上にソース電極領域６
１６と電気的に接触して配置されている。
【００８０】第１の導電型のトップ領域６１４は、例え
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
６１４は、例えば、半導体ダイの表面５０９から下方１
ミクロンの深さに延びている。
ば、１平方センチメートルあたり２×１０12の原子をド
ープしたｐ型材料からなるｐ型トップ領域である。領域
６１４は、例えば、半導体ダイの表面５０９から下方１
ミクロンの深さに延びている。
【００８１】絶縁領域６２５、６４５、６５５及び６６
５は、表面５０９上に配置されている。これらの絶縁領
域６２５、６４５、６５５及び６６５の各々は、例え
ば、酸化シリコンである。絶縁領域６２５、６４５、６
５５及び６６５は、表面５０９から上方へおよそ０．８
ミクロン延びている。
５は、表面５０９上に配置されている。これらの絶縁領
域６２５、６４５、６５５及び６６５の各々は、例え
ば、酸化シリコンである。絶縁領域６２５、６４５、６
５５及び６６５は、表面５０９から上方へおよそ０．８
ミクロン延びている。
【００８２】ゲート領域６２１は、ゲート絶縁領域６０
７上に配置されている。ゲート領域６２３は、ゲート絶
縁領域６０８上に配置されている。ゲート領域６２１及
び６１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域６０
７及び６０８は、例えば、酸化シリコンからなり、表面
５０９上におよそ２００〜１０００オングストローム延
びている。
７上に配置されている。ゲート領域６２３は、ゲート絶
縁領域６０８上に配置されている。ゲート領域６２１及
び６１３は、例えば、単位面積あたり１５オームにドー
プされたｎ+ ポリシリコンである。ゲート絶縁領域６０
７及び６０８は、例えば、酸化シリコンからなり、表面
５０９上におよそ２００〜１０００オングストローム延
びている。
【００８３】ゲート電極６２４は、ゲート領域６２３
に、例えば、図示したように、絶縁領域６４５上に延び
るゲート領域６２３の一部に接続されている。ゲート電
極６２２は、ゲート領域６２１に、例えば、図示したよ
うに、絶縁領域６２５上に延びるゲート領域６２１の一
部に接続されている。
に、例えば、図示したように、絶縁領域６４５上に延び
るゲート領域６２３の一部に接続されている。ゲート電
極６２２は、ゲート領域６２１に、例えば、図示したよ
うに、絶縁領域６２５上に延びるゲート領域６２１の一
部に接続されている。
【００８４】トップ領域６１４内に、ドレイン電極領域
６７４は、例えば、１平方センチメートルあたり２×１
０15の原子をドープしたｐ+ 型材料からなっている。さ
らに、電極領域６３２及び６３６は、例えば、１平方セ
ンチメートルあたり５×１０ 15の原子をドープしたｎ+
型材料からなる。電極領域６３２は、図８に示すよう
に、ソース電極領域６１３に電気的に接続されている。
電極領域６３６は、インピーダンス６７１を介して電極
６２２に電気的に接続されている。インピーダンス６７
１は、例えば、１００キロオームの抵抗値を有してい
る。
６７４は、例えば、１平方センチメートルあたり２×１
０15の原子をドープしたｐ+ 型材料からなっている。さ
らに、電極領域６３２及び６３６は、例えば、１平方セ
ンチメートルあたり５×１０ 15の原子をドープしたｎ+
型材料からなる。電極領域６３２は、図８に示すよう
に、ソース電極領域６１３に電気的に接続されている。
電極領域６３６は、インピーダンス６７１を介して電極
６２２に電気的に接続されている。インピーダンス６７
１は、例えば、１００キロオームの抵抗値を有してい
る。
【００８５】双方向スイッチはさらに、図に示すように
接続された、ｎチャネルＭＯＳＦＥＴ５７３，５７４，
６７３，６７４、ｐチャネルＭＯＳＦＥＴ５７５，６７
５及びインピーダンス６００を備えている。例えば、イ
ンピーダンス６００は、１００オームの抵抗値を有して
いる。
接続された、ｎチャネルＭＯＳＦＥＴ５７３，５７４，
６７３，６７４、ｐチャネルＭＯＳＦＥＴ５７５，６７
５及びインピーダンス６００を備えている。例えば、イ
ンピーダンス６００は、１００オームの抵抗値を有して
いる。
【００８６】図９は、図８の双方向スイッチの等価回路
を示す。等価回路において、ＭＯＳＦＥＴ５８０は、ゲ
ート電極５２４によって制御される図８のＭＯＳＦＥＴ
を表している。ＭＯＳＦＥＴ５８１は、ゲート領域５２
１によって制御される図８のＭＯＳＦＥＴを表してい
る。ＭＯＳＦＥＴ６８０は、ゲート電極６２４によって
制御される図８のＭＯＳＦＥＴを表している。ＭＯＳＦ
ＥＴ６８１は、ゲート領域６２１によって制御される図
８のＭＯＳＦＥＴを表している。
を示す。等価回路において、ＭＯＳＦＥＴ５８０は、ゲ
ート電極５２４によって制御される図８のＭＯＳＦＥＴ
を表している。ＭＯＳＦＥＴ５８１は、ゲート領域５２
１によって制御される図８のＭＯＳＦＥＴを表してい
る。ＭＯＳＦＥＴ６８０は、ゲート電極６２４によって
制御される図８のＭＯＳＦＥＴを表している。ＭＯＳＦ
ＥＴ６８１は、ゲート領域６２１によって制御される図
８のＭＯＳＦＥＴを表している。
【００８７】図９に示される回路において、インピーダ
ンス６００はドレイン間に配置され、そのインピーダン
スに誘起された電圧降下は、等価回路中のｐチャネルＭ
ＯＳＦＥＴ５８１，６８１をオンさせるために使用され
る。これは、インピーダンスブロックの電圧降下の極性
に基づいて、１個のｎチャネルカーレントミラーＭＯＳ
ＦＥＴ５７３，５７４又はＭＯＳＦＥＴ６７３，６７４
をオンさせるＭＯＳＦＥＴ５７５，６７５を加えること
により達成される。
ンス６００はドレイン間に配置され、そのインピーダン
スに誘起された電圧降下は、等価回路中のｐチャネルＭ
ＯＳＦＥＴ５８１，６８１をオンさせるために使用され
る。これは、インピーダンスブロックの電圧降下の極性
に基づいて、１個のｎチャネルカーレントミラーＭＯＳ
ＦＥＴ５７３，５７４又はＭＯＳＦＥＴ６７３，６７４
をオンさせるＭＯＳＦＥＴ５７５，６７５を加えること
により達成される。
【００８８】本発明の各種の好適な実施例は、ボディー
ダイオードの導通を防止し、ウェル内のフローティング
を防止する上述の双方向スイッチを含む。各実施例にお
いて、１個の双方向スイッチのみが示されているが、複
数の双方向スイッチを１つの基板上に他の制御回路素子
と組み合わせることも可能である。さらに、上述の実施
例はｐチャネルの素子である。しかしながら、前述と逆
の導電型の構成を使用することにより、ｎチャネル双方
向スイッチを実施することも可能である。
ダイオードの導通を防止し、ウェル内のフローティング
を防止する上述の双方向スイッチを含む。各実施例にお
いて、１個の双方向スイッチのみが示されているが、複
数の双方向スイッチを１つの基板上に他の制御回路素子
と組み合わせることも可能である。さらに、上述の実施
例はｐチャネルの素子である。しかしながら、前述と逆
の導電型の構成を使用することにより、ｎチャネル双方
向スイッチを実施することも可能である。
【００８９】前述の説明は単に、本発明の例示的な方法
及び実施例について述べたものであり、当業者によって
理解されるように、本発明の要旨から離れることなし
に、他の態様にて実施されてもよい。本件の開示事項は
例示的なものであり、前述の特許請求の範囲を限定する
ものではない。
及び実施例について述べたものであり、当業者によって
理解されるように、本発明の要旨から離れることなし
に、他の態様にて実施されてもよい。本件の開示事項は
例示的なものであり、前述の特許請求の範囲を限定する
ものではない。
【００９０】
【発明の効果】以上詳述したように、本発明によれば、
小さなサイズで、しかも大きな動作電流を許容できるＭ
ＯＳＦＥＴ双方向スイッチを提供することができるとい
う効果を奏する。
小さなサイズで、しかも大きな動作電流を許容できるＭ
ＯＳＦＥＴ双方向スイッチを提供することができるとい
う効果を奏する。
【図１】本発明の好適な実施例に基づくＭＯＳＦＥＴ双
方向スイッチを示す断面図である。
方向スイッチを示す断面図である。
【図２】図１のＭＯＳＦＥＴ双方向スイッチに、”オ
フ”状態におけるウェルの電位を制御する機構を加えた
ＭＯＳＦＥＴ双方向スイッチを示す断面図である。
フ”状態におけるウェルの電位を制御する機構を加えた
ＭＯＳＦＥＴ双方向スイッチを示す断面図である。
【図３】図１のＭＯＳＦＥＴ双方向スイッチに、”オ
ン”状態におけるウェルの電位を制御する機構を加えた
ＭＯＳＦＥＴ双方向スイッチを示す断面図である。
ン”状態におけるウェルの電位を制御する機構を加えた
ＭＯＳＦＥＴ双方向スイッチを示す断面図である。
【図４】図１のＭＯＳＦＥＴ双方向スイッチに、図２及
び図３のウェルの電位を制御する機構を加えたＭＯＳＦ
ＥＴ双方向スイッチを示す断面図である。
び図３のウェルの電位を制御する機構を加えたＭＯＳＦ
ＥＴ双方向スイッチを示す断面図である。
【図５】図４のＭＯＳＦＥＴ双方向スイッチに、さら
に、電圧制御を提供するための２つのＭＯＳＦＥＴ双方
向スイッチを加えたＭＯＳＦＥＴ双方向スイッチを示す
断面図である。
に、電圧制御を提供するための２つのＭＯＳＦＥＴ双方
向スイッチを加えたＭＯＳＦＥＴ双方向スイッチを示す
断面図である。
【図６】ＭＯＳＦＥＴ双方向スイッチの別例を示す断面
図である。
図である。
【図７】図６のＭＯＳＦＥＴ双方向スイッチを示す回路
図である。
図である。
【図８】ＭＯＳＦＥＴ双方向スイッチの別例を示す断面
図である。
図である。
【図９】図８のＭＯＳＦＥＴ双方向スイッチを示す回路
図である。
図である。
１１─ウェル、１３─第１の電極領域、１６─第２の電
極領域、１４─ドリフト領域、２１─第１のゲート領
域、２３─第２のゲート領域、７─第１のゲート絶縁領
域、８─第２のゲート絶縁領域、３４─第３の電極領
域、３５─第４の電極領域、３２─第５の電極領域、３
６─第６の電極領域、３３─第３のゲート領域、３１─
第４のゲート領域、５４─第７の電極領域、５５─第８
の電極領域、５２─第９の電極領域、５６─第１０の電
極領域、５１─第５のゲート領域、５３─第６のゲート
領域、８１─第１のスイッチ、７１─第２のスイッチ、
１１７，２１７─第１のスイッチ電極、１１９，２１９
─第２のスイッチ電極、２２１，１２１─第１のスイッ
チゲート領域、２２３，１２３─第２のスイッチゲート
領域。
極領域、１４─ドリフト領域、２１─第１のゲート領
域、２３─第２のゲート領域、７─第１のゲート絶縁領
域、８─第２のゲート絶縁領域、３４─第３の電極領
域、３５─第４の電極領域、３２─第５の電極領域、３
６─第６の電極領域、３３─第３のゲート領域、３１─
第４のゲート領域、５４─第７の電極領域、５５─第８
の電極領域、５２─第９の電極領域、５６─第１０の電
極領域、５１─第５のゲート領域、５３─第６のゲート
領域、８１─第１のスイッチ、７１─第２のスイッチ、
１１７，２１７─第１のスイッチ電極、１１９，２１９
─第２のスイッチ電極、２２１，１２１─第１のスイッ
チゲート領域、２２３，１２３─第２のスイッチゲート
領域。
フロントページの続き (72)発明者 ウェイン ブライアン グラバウスキー アメリカ合衆国 94040 カリフォルニア 州 マウンテン ビュー ニルダ アベェ ニュー 1110
Claims (17)
- 【請求項１】 基板内に配置された第１の導電型のウェ
ル領域と、 前記ウェル内に形成された第２の導電型の第１の電極領
域と、 前記ウェル内に形成された第２の導電型の第２の電極領
域と、 前記第１及び第２の電極間に配置されるとともに、第１
のチャネル領域によって前記電極から分離され、かつ、
第２のチャネル領域によって前記第２の電極から分離さ
れてなる第２の導電型のドリフト領域と、 前記第１のチャネル領域上に形成された第１のゲート領
域と、 前記第２のチャネル領域上に形成された第２のゲート領
域と、 を備えた双方向スイッチ。 - 【請求項２】 前記ドリフト領域上に配置された絶縁領
域を更に備えており、 前記第１及び第２の各ゲート領域が当該絶縁領域上に延
びてなる請求項１に記載の双方向スイッチ。 - 【請求項３】 前記第１のゲート領域及び第２のゲート
領域はポリシリコンからなる請求項１に記載の双方向ス
イッチ。 - 【請求項４】 前記ドリフト領域が１平方センチメート
ルあたり１０13以下の原子密度でドープされてなる請求
項１に記載の双方向スイッチ。 - 【請求項５】 第１のゲート絶縁領域が前記基板から前
記第１のゲート領域を分離し、第２のゲート絶縁領域が
前記基板から前記第２のゲート領域を分離する請求項１
に記載の双方向スイッチ。 - 【請求項６】 前記第１のゲート領域によってゲート制
御されるトランジスタの閾値電圧は１．５ボルト未満で
あり、前記第２のゲート領域によってゲート制御される
トランジスタの閾値電圧は１．５ボルト未満である請求
項５に記載の双方向スイッチ。 - 【請求項７】 前記ウェル領域内における前記第１の電
極領域と前記第１のチャネル領域との配置は、前記第２
の電極領域と前記第２のチャネル領域との配置に対して
対称である請求項１に記載の双方向スイッチ。 - 【請求項８】 第３のチャネル領域によって第１の電極
領域から分離されてなる、前記ウェル内に設けられた第
２の導電型の第３の電極領域と、 第４のチャネル領域によって第２の電極領域から分離さ
れてなる、前記ウェル内に設けられた第２の導電型の第
４の電極領域と、 前記第３の電極領域に電気的に結合されてなる、前記ウ
ェル内に設けられた第１の導電型の第５の電極領域と、 前記第４の電極領域に電気的に結合されてなる、前記ウ
ェル内に設けられた第１の導電型の第６の電極領域と、 前記第２の電極領域に電気的に結合されてなる、前記第
３のチャネル領域上に設けられた第３のゲート領域と、 前記第１の電極領域に電気的に結合されてなる、前記第
４のチャネル領域上に設けられた第４のゲート領域と、 を更に備えた請求項１に記載の双方向スイッチ。 - 【請求項９】 前記第５の電極領域に電気的に結合され
てなる、前記ウェル内に設けられた第２の導電型の第７
の電極領域と、 前記第電極領域に電気的に結合されてなる、前記ウェル
内に設けられた第２の導電型の第８の電極領域と、 第５のチャネル領域によって前記第７の電極領域から分
離されるとともに、前記第１の電極領域に電気的に結合
されてなる、前記ウェル内に設けられた第２の導電型の
第９の電極領域と、 第６のチャネル領域によって前記第８の電極領域から分
離されるとともに、前記第２の電極領域に電気的に結合
されてなる、前記ウェル内に設けられた第２の導電型の
第１０の電極領域と、 前記第５のチャネル領域上に設けられた第５のゲート領
域と、 前記第６のチャネル領域上に設けられた第６のゲート領
域と、 を更に備えた請求項８に記載の双方向スイッチ。 - 【請求項１０】 前記ドリフト領域上に配置された絶縁
領域を更に備えており、 前記第１及び第２の各ゲート領域は前記絶縁領域上に延
びてなる請求項９に記載の双方向スイッチ。 - 【請求項１１】 前記ドリフト領域が１平方センチメー
トルあたり１０13以下の原子密度でドープされてなる請
求項１０に記載の双方向スイッチ。 - 【請求項１２】 前記第１のゲート領域によってゲート
制御されるトランジスタの閾値電圧は１．５ボルト未満
であり、前記第２のゲート領域によってゲート制御され
るトランジスタの閾値電圧は１．５ボルト未満である請
求項１１に記載の双方向スイッチ。 - 【請求項１３】 前記ウェル領域内における、前記前記
第１の電極領域、第３の電極領域、第５の電極領域、第
１のチャネル領域及び第３のチャネル領域の配置は、前
記第２の電極領域、第４の電極領域、第６の電極領域、
第２の電極領域及び第４の電極領域の配置に対して対称
である請求項９に記載の双方向スイッチ。 - 【請求項１４】 前記第１の電極領域に電気的に結合さ
れた第１のスイッチ電極と、前記第６のゲート領域に電
気的に結合された第２のスイッチ電極とを有する第１の
スイッチと、 前記第５のゲート領域に電気的に結合された第１のスイ
ッチ電極と、前記第２の電極領域に電気的に結合された
第２のスイッチ電極とを有する第２のスイッチと、 を更に備えた請求項９に記載の双方向スイッチ。 - 【請求項１５】 前記第１のスイッチは、前記第１のゲ
ート領域に電気的に結合された第１のスイッチゲート領
域と、前記第２のゲート領域に電気的に結合された第２
のスイッチゲート領域とを備えており、 前記第２のスイッチは、前記第１のゲート領域に電気的
に結合された第１のスイッチゲート領域と、前記第２の
ゲート領域に電気的に結合された第２のスイッチゲート
領域とを備えている請求項１４に記載の双方向スイッ
チ。 - 【請求項１６】 第１の電極と、 第２の電極と、 第１のゲート、第１のソース及び第１のドレインを備え
た、第１のウェル内の第１のトランジスタと、 第２のゲート、前記第１のウェルに電気的に結合された
第２のソース、及び、前記第１のドレインに電気的に結
合された第２のドレインを備え、第１のウェル内に設け
た第２のトランジスタと、 前記第１の電極と前記第１のソースとを電気的に結合す
る第１の抵抗と、 前記第１のソースと前記第１のウェルとを電気的に結合
する第２の抵抗と、 第３のゲート、第３のソース、及び、前記第１のドレイ
ンに電気的に結合された第３のドレインを備え、第２の
ウェル内に設けた第３のトランジスタと、 前記第２の電極に電気的に結合された第４のゲート、前
記第２のウェルに電気的に結合された第４のソース、及
び、前記第３のドレインに電気的に結合された第４のド
レインを備え、前記第２のウェル内に設けた第４のトラ
ンジスタと、 前記第２の電極と前記第３のソースとを電気的に結合す
る第３の抵抗と、 前記第３のソースと前記第２のウェルとを電気的に結合
する第４の抵抗と、 を備えた双方向スイッチ。 - 【請求項１７】 第１の電極と、 第２の電極と、 第１のゲート、前記第１の電極に電気的に結合された第
１のソース、及び、第１のドレインを備えた、第１のウ
ェル内に設けた第１のトランジスタと、 第２のゲート、前記第１のウェルに電気的に結合された
第２のソース、及び、前記第１のドレインに電気的に結
合された第２のドレインを備えた、前記第１のウェル内
に設けた第２のトランジスタと、 前記第１の電極と前記第１のウェルとを電気的に結合す
る第１の抵抗と、 第３のゲート、前記第２の電極に電気的に結合された第
３のソース、及び、第３のドレインを備えた、第２のウ
ェル内に設けた第３のトランジスタと、 第４のゲート、前記第２のウェルに電気的に結合された
第４のソース、及び、前記第３のドレインに電気的に結
合された第４のドレインを備えた、前記第２のウェル内
に設けた第４のトランジスタと、 前記第２の電極と前記第２のウェルとを電気的に結合す
る第２の抵抗と、 前記第１のドレインと前記第３のドレインとを電気的に
結合する第３の抵抗と、 前記第３のドレインに電気的に結合された第５のゲー
ト、前記第１のドレインに電気的に結合された第５のソ
ース、及び、第５のドレインを備えた第５のトランジス
タと、 前記第５のドレインに電気的に結合された第６のゲー
ト、基準電圧に電気的に結合された第６のソース、及
び、前記第５のドレインに接続された第６のドレインを
備えた第６のトランジスタと、 前記第６のゲートに電気的に結合された第７のゲート、
前記基準電圧に電気的に結合された第７のソース、及
び、前記第４のゲートに接続された第７のドレインを備
えた第７のトランジスタと、 前記第１のドレインに電気的に結合された第８のゲー
ト、前記第３のドレインに電気的に結合された第８のソ
ース、及び、第８のドレインを備えた第８のトランジス
タでと、 前記第８のドレインに電気的に結合された第９のゲー
ト、前記基準電圧に電気的に結合された第９のソース、
及び、前記第８のドレインに接続された第９のドレイン
を備えた第９のトランジスタと、 前記第９のゲートに電気的に結合された第１０のゲー
ト、前記基準電圧に電気的に結合された第１０のソー
ス、及び、前記第２のゲートに接続された第１０のドレ
インを備えた第１０のトランジスタと、 を備えた双方向スイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/955682 | 1992-10-02 | ||
| US07/955,682 US5323044A (en) | 1992-10-02 | 1992-10-02 | Bi-directional MOSFET switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196695A true JPH06196695A (ja) | 1994-07-15 |
Family
ID=25497194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5245658A Pending JPH06196695A (ja) | 1992-10-02 | 1993-09-30 | Ｍｏｓトランジスタで構成された双方向スイッチ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5323044A (ja) |
| EP (1) | EP0590895A3 (ja) |
| JP (1) | JPH06196695A (ja) |
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|---|---|---|---|---|
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| TWI381525B (zh) * | 2005-03-31 | 2013-01-01 | Semiconductor Components Ind | 雙向電晶體及其形成方法 |
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