JPH06188417A - 入力の電源電圧を越える要求動作に関するｅｓｄ保護 - Google Patents
入力の電源電圧を越える要求動作に関するｅｓｄ保護Info
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- JPH06188417A JPH06188417A JP5227393A JP22739393A JPH06188417A JP H06188417 A JPH06188417 A JP H06188417A JP 5227393 A JP5227393 A JP 5227393A JP 22739393 A JP22739393 A JP 22739393A JP H06188417 A JPH06188417 A JP H06188417A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 静電放電から集積回路を保護する回路を提供
する。 【構成】 静電放電から集積回路機構を保護するために
利用可能な回路が開示されている。第一のハ゛イホ゜ーラトランシ゛
スタ(Q10)は、IC機構に接続されたエッミタと接地に接続され
たコレクタを有する。第二のハ゛イホ゜ーラトランシ゛スタ(Q20)は、IC機
構に接続されたエッミタと、ヘ゛ース及び第一のハ゛イホ゜ーラトランシ゛スタ
のヘ゛ースに接続されたコレクタとを有する。電界効果トランシ゛スタ
(M10)は、IC機構に接続されたケ゛ート及びト゛レインと、ソース及
び第二のハ゛イホ゜ーラトランシ゛スタのコレクタとヘ゛ース、並びに第一のハ゛
イホ゜ーラトランシ゛スタのヘ゛ースに接続された本体とを有する。タ゛イオ
ート゛(D10)は、電界効果トランシ゛スタの本体とソースに接続され、
第二のハ゛イホ゜ーラトランシ゛スタのコレクタとヘ゛ースに接続され、且つ第
一のハ゛イホ゜ーラトランシ゛スタのヘ゛ースに接続されたカソート゛を有す
る。
する。 【構成】 静電放電から集積回路機構を保護するために
利用可能な回路が開示されている。第一のハ゛イホ゜ーラトランシ゛
スタ(Q10)は、IC機構に接続されたエッミタと接地に接続され
たコレクタを有する。第二のハ゛イホ゜ーラトランシ゛スタ(Q20)は、IC機
構に接続されたエッミタと、ヘ゛ース及び第一のハ゛イホ゜ーラトランシ゛スタ
のヘ゛ースに接続されたコレクタとを有する。電界効果トランシ゛スタ
(M10)は、IC機構に接続されたケ゛ート及びト゛レインと、ソース及
び第二のハ゛イホ゜ーラトランシ゛スタのコレクタとヘ゛ース、並びに第一のハ゛
イホ゜ーラトランシ゛スタのヘ゛ースに接続された本体とを有する。タ゛イオ
ート゛(D10)は、電界効果トランシ゛スタの本体とソースに接続され、
第二のハ゛イホ゜ーラトランシ゛スタのコレクタとヘ゛ースに接続され、且つ第
一のハ゛イホ゜ーラトランシ゛スタのヘ゛ースに接続されたカソート゛を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には保護回路に
関し、さらに詳細には静電放電（ＥＳＤ）から集積回路
を保護する回路に関する。
関し、さらに詳細には静電放電（ＥＳＤ）から集積回路
を保護する回路に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣ）における静電放
電（ＥＳＤ）は周知の問題である。ＩＣにおける突然の
電圧スパイクの予期せぬ存在は、ＩＣ機構を物理的に破
壊させる可能性がある。例えば、ＥＳＤが誘起するスパ
イクは電界効果トランジスタ（ＦＥＴ）の薄いゲート酸
化膜を破壊し、または単純に、半導体のｐ−ｎ接合を劣
化させ、適切なＩＣ動作を事実上破壊する可能性があ
る。
電（ＥＳＤ）は周知の問題である。ＩＣにおける突然の
電圧スパイクの予期せぬ存在は、ＩＣ機構を物理的に破
壊させる可能性がある。例えば、ＥＳＤが誘起するスパ
イクは電界効果トランジスタ（ＦＥＴ）の薄いゲート酸
化膜を破壊し、または単純に、半導体のｐ−ｎ接合を劣
化させ、適切なＩＣ動作を事実上破壊する可能性があ
る。
【０００３】半導体デバイスにおけるＥＳＤ事象の影響
をシミュレートするための３つの基本モデル、人体モデ
ル、機械モデル及び帯電デバイスモデルがある。これら
のモデルはＥＳＤ事象に対するデバイスの抵抗を定量化
する目的の試験装置を構成するために、及び標準的な回
路シミュレート技法を用いて、提案されたＥＳＤ保護回
路の効果をモデル化するために用いられ得る。
をシミュレートするための３つの基本モデル、人体モデ
ル、機械モデル及び帯電デバイスモデルがある。これら
のモデルはＥＳＤ事象に対するデバイスの抵抗を定量化
する目的の試験装置を構成するために、及び標準的な回
路シミュレート技法を用いて、提案されたＥＳＤ保護回
路の効果をモデル化するために用いられ得る。
【０００４】人体モデルは、人が半導体デバイスを取り
扱うことの影響をシミュレートするのに用いられる。図
１において、静電容量Ｃ１は人体の静電容量をシミュレ
ートしていて、一般的に１００ｐｆになるよう選択され
る。抵抗Ｒ１は人体の直列抵抗をシミュレートしてお
り、通常１．５ｋΩとしてモデル化される。コンデンサ
Ｃ１は初期電圧Ｖ１に充電され、次いでテスト下のデバ
イス（ＤＵＴ）に放電する。２から３ｋｅＶ程度の事前
帯電電圧に耐え得るデバイスが、工業規格により認定で
きるとみなされる。人体モデルによるテストに関して広
く用いられている規格は、MIL-STD-883C,Notice8,方法3
015.7「Electrical Discharge Sensitivity Test(198
9)」に記述されている。
扱うことの影響をシミュレートするのに用いられる。図
１において、静電容量Ｃ１は人体の静電容量をシミュレ
ートしていて、一般的に１００ｐｆになるよう選択され
る。抵抗Ｒ１は人体の直列抵抗をシミュレートしてお
り、通常１．５ｋΩとしてモデル化される。コンデンサ
Ｃ１は初期電圧Ｖ１に充電され、次いでテスト下のデバ
イス（ＤＵＴ）に放電する。２から３ｋｅＶ程度の事前
帯電電圧に耐え得るデバイスが、工業規格により認定で
きるとみなされる。人体モデルによるテストに関して広
く用いられている規格は、MIL-STD-883C,Notice8,方法3
015.7「Electrical Discharge Sensitivity Test(198
9)」に記述されている。
【０００５】機械モデル即ち「ゼロオーム」モデルは、
Ｃ１が２００ｐｆでありＲ１が「ゼロオーム」に近似す
ることを除いて、図１の回路を用いる。実用的な構造に
おいて、Ｒ１は２０から４０Ωの範囲にある。機械モデ
ルの放電時定数は人体モデルよりずっと小さく、寄生回
路要素が放電中にＤＵＴから見た最大電流及び電圧によ
り影響を及ぼす。４００ボルトに耐え得るデバイスが、
工業規格により認定できるとみなされる。このモデルは
日本において一般的に使用されており、日本電子機械工
業会のEIAJ規格、IC-121 BOOK2(1988)に含まれている。
Ｃ１が２００ｐｆでありＲ１が「ゼロオーム」に近似す
ることを除いて、図１の回路を用いる。実用的な構造に
おいて、Ｒ１は２０から４０Ωの範囲にある。機械モデ
ルの放電時定数は人体モデルよりずっと小さく、寄生回
路要素が放電中にＤＵＴから見た最大電流及び電圧によ
り影響を及ぼす。４００ボルトに耐え得るデバイスが、
工業規格により認定できるとみなされる。このモデルは
日本において一般的に使用されており、日本電子機械工
業会のEIAJ規格、IC-121 BOOK2(1988)に含まれている。
【０００６】帯電デバイスモデルは、半導体デバイスの
パッケージング及びテスト中の機械的取り扱いに関連す
るＥＳＤ破壊機構をシミュレートするために使用され
る。このモデルによると、ＩＣパッケージは、摩擦電気
又は大きな電場の存在によって、ある電位（１００ボル
トから２００ボルト）にまで帯電される。その後、デバ
イスはそのデバイスの何れかのピンを介して接地に放電
される。帯電は通常基板ピンを経由して行われ、放電は
接地された低インダクタンスプローブと装置ピンが接触
することによって開始される。この放電過程に関する時
定数は１５０ｐｓ未満であり、放電エネルギーはパッケ
ージの静電容量に依存する。
パッケージング及びテスト中の機械的取り扱いに関連す
るＥＳＤ破壊機構をシミュレートするために使用され
る。このモデルによると、ＩＣパッケージは、摩擦電気
又は大きな電場の存在によって、ある電位（１００ボル
トから２００ボルト）にまで帯電される。その後、デバ
イスはそのデバイスの何れかのピンを介して接地に放電
される。帯電は通常基板ピンを経由して行われ、放電は
接地された低インダクタンスプローブと装置ピンが接触
することによって開始される。この放電過程に関する時
定数は１５０ｐｓ未満であり、放電エネルギーはパッケ
ージの静電容量に依存する。
【０００７】
【発明が解決しようとする課題】従来の入力保護ネット
ワークが図２に示される。ＥＳＤストレスの極性が接地
に関して負である場合、ダイオードＤ２は順方向バイア
スされる。ダイオードの直列抵抗が十分に低い状態であ
りさえすれば、回路側から見た電圧は、チップ上の電力
散逸を最小限に抑え且つＣＭＯＳゲート酸化物を保護す
るのに十分な低い状態を保つ。例えば、３ｋＶに帯電し
た人体モデルは２アンペアの瞬時電流に相当する。従っ
て、回路側から見た総電圧を８ボルトに維持するために
は、ダイオードの直列抵抗は４オームを越えてはならな
いが、これは０．５μｍＣＭＯＳ製法において典型的な
１０ｎｍのゲート酸化物に関する最悪の破壊状態に相当
する。
ワークが図２に示される。ＥＳＤストレスの極性が接地
に関して負である場合、ダイオードＤ２は順方向バイア
スされる。ダイオードの直列抵抗が十分に低い状態であ
りさえすれば、回路側から見た電圧は、チップ上の電力
散逸を最小限に抑え且つＣＭＯＳゲート酸化物を保護す
るのに十分な低い状態を保つ。例えば、３ｋＶに帯電し
た人体モデルは２アンペアの瞬時電流に相当する。従っ
て、回路側から見た総電圧を８ボルトに維持するために
は、ダイオードの直列抵抗は４オームを越えてはならな
いが、これは０．５μｍＣＭＯＳ製法において典型的な
１０ｎｍのゲート酸化物に関する最悪の破壊状態に相当
する。
【０００８】ＥＳＤストレスが接地に関して正である場
合、電流の流れに関する２つの可能性がある。第一は、
ダイオードＤ２が、逆降伏に達するまで充電して、その
時点で入力における電圧の上昇がクランプされるという
ことである。あいにく、Ｄ２に関する逆降伏点はゲート
酸化物の降伏点よりも高く、よって入力又は出力デバイ
スバッファを損傷する電圧を通過させてしまう。第二
は、ダイオードＤ１が、順方向バイアスをかけられ、寄
生電界のターンオン、ゲート酸化物の破壊、またはラッ
チアップのような、何らかのチップ上の破壊機構がＶｃ
ｃの上昇をクランプするまで、Ｖｃｃを帯電し始める。
ＥＳＤストレスが働く間に、チップ内部の破壊を生じさ
せるのはこの機構である。
合、電流の流れに関する２つの可能性がある。第一は、
ダイオードＤ２が、逆降伏に達するまで充電して、その
時点で入力における電圧の上昇がクランプされるという
ことである。あいにく、Ｄ２に関する逆降伏点はゲート
酸化物の降伏点よりも高く、よって入力又は出力デバイ
スバッファを損傷する電圧を通過させてしまう。第二
は、ダイオードＤ１が、順方向バイアスをかけられ、寄
生電界のターンオン、ゲート酸化物の破壊、またはラッ
チアップのような、何らかのチップ上の破壊機構がＶｃ
ｃの上昇をクランプするまで、Ｖｃｃを帯電し始める。
ＥＳＤストレスが働く間に、チップ内部の破壊を生じさ
せるのはこの機構である。
【０００９】従来のＥＳＤ解決法に伴う問題点は、多く
のＩＣが、入力が正の電源電圧より高い又は接地の電位
より低い適切な電圧レベルであることを必要としている
ことである。従来の解決法は、入力電圧をＶｃｃより高
い又は接地より低いダイオード降伏電圧にクランプす
る。明らかに、これは入力電圧の大きさがＶｃｃより高
いか又は接地より低い場合には、受け入れることができ
ない。よって、そのような入力からＥＳＤストレスを散
逸させることの可能なＥＳＤ保護回路を備えることが望
ましい。
のＩＣが、入力が正の電源電圧より高い又は接地の電位
より低い適切な電圧レベルであることを必要としている
ことである。従来の解決法は、入力電圧をＶｃｃより高
い又は接地より低いダイオード降伏電圧にクランプす
る。明らかに、これは入力電圧の大きさがＶｃｃより高
いか又は接地より低い場合には、受け入れることができ
ない。よって、そのような入力からＥＳＤストレスを散
逸させることの可能なＥＳＤ保護回路を備えることが望
ましい。
【００１０】
【課題を解決するための手段】集積回路機構を静電放電
による損傷から保護するために利用可能な集積回路デバ
イスが開示されている。第一のバイポーラトランジスタ
は、ＩＣ機構に接続されたエッミタと、接地に接続され
たコレクタを有する。第二のバイポーラトランジスタ
は、ＩＣ機構に接続されたエッミタと、ベース及び第一
のバイポーラトランジスタのベースに接続されたコレク
タとを有する。電界効果トランジスタは、ＩＣ機構に接
続されたゲート及びドレインと、ソースに接続され、ま
た第二のバイポーラトランジスタのコレクタとベースに
接続され且つ第一のバイポーラトランジスタのベースに
接続された本体とを有する。ダイオードは、電界効果ト
ランジスタの本体とソースに接続され、第二のバイポー
ラトランジスタのコレクタとベースに接続され、且つ第
一のバイポーラトランジスタのベースに接続されたカソ
ードを有する。
による損傷から保護するために利用可能な集積回路デバ
イスが開示されている。第一のバイポーラトランジスタ
は、ＩＣ機構に接続されたエッミタと、接地に接続され
たコレクタを有する。第二のバイポーラトランジスタ
は、ＩＣ機構に接続されたエッミタと、ベース及び第一
のバイポーラトランジスタのベースに接続されたコレク
タとを有する。電界効果トランジスタは、ＩＣ機構に接
続されたゲート及びドレインと、ソースに接続され、ま
た第二のバイポーラトランジスタのコレクタとベースに
接続され且つ第一のバイポーラトランジスタのベースに
接続された本体とを有する。ダイオードは、電界効果ト
ランジスタの本体とソースに接続され、第二のバイポー
ラトランジスタのコレクタとベースに接続され、且つ第
一のバイポーラトランジスタのベースに接続されたカソ
ードを有する。
【００１１】本発明のデバイスの好適な構造において
は、Ｐ形基板が、該基板の一部に形成されるＮ形材料の
第一のウェルを有する。Ｐ+形材料の第二のウェルが、
第一のウェルの中央部分に形成される。Ｐ+形材料の第
三のウェルが、第一のウェルの中に形成されて第二のウ
ェルを取り囲む。第三のウェルは、第一ウェルの一部に
よって第二のウェルから分離されている。Ｎ+形材料の
第四のウェルが、第一のウェルと基板の間の界面に形成
され、第三のウェルを取り囲む。この第四のウェルは、
第一ウェルの一部によって第三のウェルから分離されて
いる。Ｐ+形材料の第五のウェルが、基板に形成されて
第四のウェルを取り囲む。第五のウェルは、基板の一部
によって第四のウェルから分離されている。
は、Ｐ形基板が、該基板の一部に形成されるＮ形材料の
第一のウェルを有する。Ｐ+形材料の第二のウェルが、
第一のウェルの中央部分に形成される。Ｐ+形材料の第
三のウェルが、第一のウェルの中に形成されて第二のウ
ェルを取り囲む。第三のウェルは、第一ウェルの一部に
よって第二のウェルから分離されている。Ｎ+形材料の
第四のウェルが、第一のウェルと基板の間の界面に形成
され、第三のウェルを取り囲む。この第四のウェルは、
第一ウェルの一部によって第三のウェルから分離されて
いる。Ｐ+形材料の第五のウェルが、基板に形成されて
第四のウェルを取り囲む。第五のウェルは、基板の一部
によって第四のウェルから分離されている。
【００１２】酸化物層が第一から第五のウェルを含む基
板の上に横たわる。第一の相互接続が酸化物層の内部に
配置され、第五のウェルに接触する。第二の相互接続が
酸化物層の内部に配置され、第三及び四のウェルに接触
する。第三の相互接続が酸化物層の内部に配置され、第
二のウェルに接触する。第四の相互接続が酸化物層の上
に横たわり、第三の相互接続に接触する。
板の上に横たわる。第一の相互接続が酸化物層の内部に
配置され、第五のウェルに接触する。第二の相互接続が
酸化物層の内部に配置され、第三及び四のウェルに接触
する。第三の相互接続が酸化物層の内部に配置され、第
二のウェルに接触する。第四の相互接続が酸化物層の上
に横たわり、第三の相互接続に接触する。
【００１３】第二のウェルは、第一のバイポーラトラン
ジスタのエッミタ領域を形成する。第一のウェル及び第
四のウェルは第一のバイポーラトランジスタのベース領
域を形成する。第五のウェル及び基板は第一のバイポー
ラトランジスタのコレクタ領域を形成する。第二のウェ
ルは第二のバイポーラトランジスタのエッミタ領域を形
成する。第一のウェル及び第四のウェルは第二のバイポ
ーラトランジスタのベース領域を形成する。第三のウェ
ルは第二のバイポーラトランジスタのコレクタ領域を形
成する。第二のウェルは電界効果トランジスタのドレイ
ン領域を形成する。第三のウェルは電界効果トランジス
タのソース領域を形成する。第三のインタコネクトは電
界効果トランジスタのゲートを形成する。第四のウェル
はダイオードのカソードを形成する。基板はダイオード
のアノードを形成する。
ジスタのエッミタ領域を形成する。第一のウェル及び第
四のウェルは第一のバイポーラトランジスタのベース領
域を形成する。第五のウェル及び基板は第一のバイポー
ラトランジスタのコレクタ領域を形成する。第二のウェ
ルは第二のバイポーラトランジスタのエッミタ領域を形
成する。第一のウェル及び第四のウェルは第二のバイポ
ーラトランジスタのベース領域を形成する。第三のウェ
ルは第二のバイポーラトランジスタのコレクタ領域を形
成する。第二のウェルは電界効果トランジスタのドレイ
ン領域を形成する。第三のウェルは電界効果トランジス
タのソース領域を形成する。第三のインタコネクトは電
界効果トランジスタのゲートを形成する。第四のウェル
はダイオードのカソードを形成する。基板はダイオード
のアノードを形成する。
【００１４】以下の本発明の原理を用いた実施例を説明
する本発明の詳細な記述と添付の図面とを参照すること
により、本発明の特徴と利点のさらなる理解が得られる
であろう。
する本発明の詳細な記述と添付の図面とを参照すること
により、本発明の特徴と利点のさらなる理解が得られる
であろう。
【００１５】
【実施例】図３を参照すると、Ｐ基板１０を備えた半導
体集積回路の部分断面図が示されている。Ｎウェル１２
は、基板１０に約３．５×１０-6ｍの深さで比較的深く
形成される。第一のＰ+ウェル１４は、この深いＮウェ
ル１２の中央部分に約０．４×１０-6ｍの深さに形成さ
れる。第二のＰ+ウェル１６もまた、深いＮウェル１２
の中央部分に約０．４×１０-6ｍの深さに形成される。
Ｎ+ウェル１８は、深いＮウェル１２と基板１０間の垂
直な界面の上に約０．４×１０-6ｍの深さに形成され
る。第三のＰ+ウェル２０は、基板１０に約０．４×１
０-6ｍの深さに形成される。
体集積回路の部分断面図が示されている。Ｎウェル１２
は、基板１０に約３．５×１０-6ｍの深さで比較的深く
形成される。第一のＰ+ウェル１４は、この深いＮウェ
ル１２の中央部分に約０．４×１０-6ｍの深さに形成さ
れる。第二のＰ+ウェル１６もまた、深いＮウェル１２
の中央部分に約０．４×１０-6ｍの深さに形成される。
Ｎ+ウェル１８は、深いＮウェル１２と基板１０間の垂
直な界面の上に約０．４×１０-6ｍの深さに形成され
る。第三のＰ+ウェル２０は、基板１０に約０．４×１
０-6ｍの深さに形成される。
【００１６】酸化物層２２はデバイスのアクティブ領域
を絶縁して、２工程の堆積ステップで形成され、第一の
金属層２４がそれによる２つの酸化堆積物の間に形成さ
れる。金属相互接続２４ａは第一のＰ+ウェル１４に接
触する。金属相互接続２４ｂは第二のＰ+ウェル１６と
Ｎ+ウェル１８の双方に接触する。金属相互接続２４ｃ
は第三のＰ+ウェル２０に接触する。第二の金属層２６
は酸化物層２２の上に横たわり、相互接続２４ａに接触
する。第二の金属層２６は入力接点である。
を絶縁して、２工程の堆積ステップで形成され、第一の
金属層２４がそれによる２つの酸化堆積物の間に形成さ
れる。金属相互接続２４ａは第一のＰ+ウェル１４に接
触する。金属相互接続２４ｂは第二のＰ+ウェル１６と
Ｎ+ウェル１８の双方に接触する。金属相互接続２４ｃ
は第三のＰ+ウェル２０に接触する。第二の金属層２６
は酸化物層２２の上に横たわり、相互接続２４ａに接触
する。第二の金属層２６は入力接点である。
【００１７】このデバイスの平面図が切り口４−４に沿
って取られ図４に示される。さらに、図３は図４の切り
口３−３に沿って取ったものであることに留意された
い。
って取られ図４に示される。さらに、図３は図４の切り
口３−３に沿って取ったものであることに留意された
い。
【００１８】Ｐ+ウェル１６が、Ｐ+ウェル１４を取り囲
み、しかしＮウェル１２によってＰ+ウェル１４から分
離されていることが図４に見られ得る。さらに、Ｎ+ウ
ェル１８は、Ｐ+ウェル１６を取り囲み、しかしＮウェ
ル１２によってＰ+ウェルから分離されている。Ｎウェ
ル１２は、該図のクロスハッチングにて示されるよう
に、Ｎ+ウェル１８と部分的に重なることに留意された
い。最後に、Ｐ+ウェル２０が、Ｎ+ウェル１８を取り囲
み、しかし基板１０によってそれから分離されている。
み、しかしＮウェル１２によってＰ+ウェル１４から分
離されていることが図４に見られ得る。さらに、Ｎ+ウ
ェル１８は、Ｐ+ウェル１６を取り囲み、しかしＮウェ
ル１２によってＰ+ウェルから分離されている。Ｎウェ
ル１２は、該図のクロスハッチングにて示されるよう
に、Ｎ+ウェル１８と部分的に重なることに留意された
い。最後に、Ｐ+ウェル２０が、Ｎ+ウェル１８を取り囲
み、しかし基板１０によってそれから分離されている。
【００１９】対応する回路図が図５に示される。ＰＮＰ
バイポーラトランジスタＱ１０を達成するために、Ｐ+
ウェル１４がエミッタであり、Ｎ+ウェル１８及びＮウ
ェル１２はベースを形成し、Ｐ+ウェル２０及び基板１
０はコレクタを形成する。ＰＮＰバイポーラトランジス
タＱ２０を達成するために、Ｐ+ウェル１４がエミッタ
であり、Ｎ+ウェル１８及びＮウェル１２はベースを形
成し、Ｐ+ウェル１６はコレクタである。トランジスタ
Ｑ２０のベース（Ｎ+ウェル１８）は、金属相互接続２
４ｂによってトランジスタＱ２０のコレクタ（Ｐ+ウェ
ル１６）に電気的に接続され、ベース及びコレクタはと
もに浮動状態である。ＭＯＳＦＥＴ Ｍ１０はＰ+ウェ
ル１４をドレインとして用いることによって達成され、
ＭＯＳＦＥＴＭ１０のソースはＰ+ウェル１６によって
達成され、そのゲートは金属相互接続２４ａに相当す
る。Ｎウェル１２と接合しているＮ+ウェル１８とＰ基
板１０との間の接合が、ダイオードＤ１０に相当する。
バイポーラトランジスタＱ１０を達成するために、Ｐ+
ウェル１４がエミッタであり、Ｎ+ウェル１８及びＮウ
ェル１２はベースを形成し、Ｐ+ウェル２０及び基板１
０はコレクタを形成する。ＰＮＰバイポーラトランジス
タＱ２０を達成するために、Ｐ+ウェル１４がエミッタ
であり、Ｎ+ウェル１８及びＮウェル１２はベースを形
成し、Ｐ+ウェル１６はコレクタである。トランジスタ
Ｑ２０のベース（Ｎ+ウェル１８）は、金属相互接続２
４ｂによってトランジスタＱ２０のコレクタ（Ｐ+ウェ
ル１６）に電気的に接続され、ベース及びコレクタはと
もに浮動状態である。ＭＯＳＦＥＴ Ｍ１０はＰ+ウェ
ル１４をドレインとして用いることによって達成され、
ＭＯＳＦＥＴＭ１０のソースはＰ+ウェル１６によって
達成され、そのゲートは金属相互接続２４ａに相当す
る。Ｎウェル１２と接合しているＮ+ウェル１８とＰ基
板１０との間の接合が、ダイオードＤ１０に相当する。
【００２０】正に進行するＥＳＤパルスが、金属層２６
によって具現化されたＩＣ入力に当てられると、Ｐ+ウ
ェル１４はＮウェル１２の中へ順方向バイアスされる。
しかし、Ｎウェル１２は浮動状態であるため、その中の
電圧はＮ+ウェル１８とＰ基板１０間の接合が降伏する
まで上昇し、それによってＥＳＤパルスをＰ基板１０
（接地）へと導通する。
によって具現化されたＩＣ入力に当てられると、Ｐ+ウ
ェル１４はＮウェル１２の中へ順方向バイアスされる。
しかし、Ｎウェル１２は浮動状態であるため、その中の
電圧はＮ+ウェル１８とＰ基板１０間の接合が降伏する
まで上昇し、それによってＥＳＤパルスをＰ基板１０
（接地）へと導通する。
【００２１】Ｐチャネル金属ゲート２４ａ上の正のＥＳ
Ｄパルスは、Ｎウェル１２をＰ+ウェル１６とＰ+ウェル
１４との間のＭＯＳＦＥＴ Ｍ１０のチャネル領域に集
め、それによりデバイスの寄生抵抗を低減する。しか
し、Ｎウェル１２が基板中へと降伏しているので、熱散
逸領域は比較的広く、即ちＮウェル１２の全体領域とな
る。
Ｄパルスは、Ｎウェル１２をＰ+ウェル１６とＰ+ウェル
１４との間のＭＯＳＦＥＴ Ｍ１０のチャネル領域に集
め、それによりデバイスの寄生抵抗を低減する。しか
し、Ｎウェル１２が基板中へと降伏しているので、熱散
逸領域は比較的広く、即ちＮウェル１２の全体領域とな
る。
【００２２】負に進行するＥＳＤパルスを当てると、Ｐ
基板１０及びＮウェル１２が順方向バイアスされること
になる。続いて、Ｎウェル１２と入力２６に接続された
Ｐ+ウェル１４との間の接合が降伏する。しかし、この
場合において、熱散逸領域はせまい、即ちＰ+ウェル１
４の領域であり、従って寄生抵抗を最小限にしなければ
ならない。これは金属ゲートＭＯＳＦＥＴ Ｍ１０を通
して達成される。
基板１０及びＮウェル１２が順方向バイアスされること
になる。続いて、Ｎウェル１２と入力２６に接続された
Ｐ+ウェル１４との間の接合が降伏する。しかし、この
場合において、熱散逸領域はせまい、即ちＰ+ウェル１
４の領域であり、従って寄生抵抗を最小限にしなければ
ならない。これは金属ゲートＭＯＳＦＥＴ Ｍ１０を通
して達成される。
【００２３】金属ゲート入力２６が接地より約１５ボル
トほど降下した場合に、ＭＯＳＦＥＴ Ｍ１０がターン
オンする。これはＮウェル１２を反転させ、それによっ
てＰ+ウェル１４（ドレイン）とＰ+ウェル１６（ソー
ス）間に導電チャネルを形成する。これはＮウェル１２
の抵抗を低減し、事実上Ｎウェル１２をバイパスさせ
る。入力に対する抵抗の低減は、構造中の熱散逸を低減
する。さらに、ＭＯＳＦＥＴ Ｍ１０は、入力静電容量
を増加させ、それによりデバイス内部のピーク電圧を低
減させることに貢献する。この構造は特にゼロオームモ
デルに好適に作用する。
トほど降下した場合に、ＭＯＳＦＥＴ Ｍ１０がターン
オンする。これはＮウェル１２を反転させ、それによっ
てＰ+ウェル１４（ドレイン）とＰ+ウェル１６（ソー
ス）間に導電チャネルを形成する。これはＮウェル１２
の抵抗を低減し、事実上Ｎウェル１２をバイパスさせ
る。入力に対する抵抗の低減は、構造中の熱散逸を低減
する。さらに、ＭＯＳＦＥＴ Ｍ１０は、入力静電容量
を増加させ、それによりデバイス内部のピーク電圧を低
減させることに貢献する。この構造は特にゼロオームモ
デルに好適に作用する。
【００２４】本発明は、上述の実施例に明示の範囲に限
定されるものではなく、むしろ添付の請求項によって定
義されるものであることが理解されよう。
定されるものではなく、むしろ添付の請求項によって定
義されるものであることが理解されよう。
【００２５】
【発明の効果】本発明は上述のように構成され、入力に
対する抵抗を低減させ、ＩＣ機構の熱散逸を低減させる
ことができる。さらに入力静電容量を増加させ、それに
よりデバイスに対する内部のピーク電圧を低減させるこ
とも可能になる。よって、集積回路機構を静電放電から
保護することが可能な回路を実現できる。
対する抵抗を低減させ、ＩＣ機構の熱散逸を低減させる
ことができる。さらに入力静電容量を増加させ、それに
よりデバイスに対する内部のピーク電圧を低減させるこ
とも可能になる。よって、集積回路機構を静電放電から
保護することが可能な回路を実現できる。
【図１】ＥＳＤテスト技法に関する回路図である。
【図２】従来のＥＳＤ保護回路の回路図である。
【図３】図４の切り口３−３に沿って取った本発明によ
り組み立てられた半導体デバイスの側部断面図である。
り組み立てられた半導体デバイスの側部断面図である。
【図４】図３の切り口４−４に沿って取った半導体デバ
イスの平面図である。
イスの平面図である。
【図５】図３のデバイスの回路概略図である。
Ｄ１０ ダイオード Ｍ１０ ＭＯＳ ＦＥＴ Ｑ１０ 第１のバイポーラトランジスタ Ｑ２０ 第２のバイポーラトランジスタ １０ Ｐ基板 １２ Ｎウェル １４ Ｐ+ウェル １６ Ｐ+ウェル １８ Ｎ+ウェル ２０ Ｐ+ウェル ２２ 酸化物層 ２４ａ 金属相互接続 ２４ｂ 金属相互接続 ２４ｃ 金属相互接続 ２６ 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｂ (72)発明者 マンサウアー・イザディニア アメリカ合衆国カリフォルニア州95119サ ン・ホセ，シェリー・コート・212
Claims (5)
- 【請求項１】電力スパイクによる損傷から集積回路機構
を保護するために使用可能な回路であって、 ＩＣ機構に接続されたエミッタと、接地に接続されたコ
レクタとを有する第一のバイポーラトランジスタと、 ＩＣ機構に接続されたエミッタと、ベース及び第一のバ
イポーラトランジスタのベースに接続されたコレクタと
を有する第二のバイポーラトランジスタと、 ＩＣ機構に接続されたゲート及びドレインと、ソース及
び第二のバイポーラトランジスタのコレクタとベースと
に接続された本体とを有する電界効果トランジスタと、 電界効果トランジスタの本体及びソース、第二のバイポ
ーラトランジスタのコレクタ及びベース、及び第一のバ
イポーラトランジスタのベースに接続されたカソードを
有するダイオードと、からなる回路。 - 【請求項２】第一及び第二のバイポーラトランジスタが
ＰＮＰバイポーラトランジスタであり、電界効果トラン
ジスタがＰチャネルＭＯＳＦＥＴである、請求項１の回
路。 - 【請求項３】Ｐ形材料の基板と、 基板の一部に形成されるＮ形材料の第一のウェルと、 第一のウェルの中央部分に形成されるＰ+形材料の第二
のウェルと、 第二のウェルを取り囲んで第一のウェルに形成され、且
つ第一のウェルの一部によって第二のウェルから分離さ
れているＰ+形材料の第三のウェルと、 第一のウェルと基板との間の界面に第三のウェルを取り
囲んで形成され、且つ第一のウェルの一部によって第三
のウェルから分離されているＮ+形材料の第四のウェル
と、 第四のウェルを取り囲んで基板に形成され、且つ基板の
一部によって第四のウェルから分離されているＰ+形材
料の第五のウェルと、 基板と第一から第五のウェルとの上に横たわる絶縁層
と、 絶縁層の内部にあって第五のウェルと接触している第一
の相互接続と、 絶縁層の内部にあって第四のウェル及び第三のウェルの
両方と接触している第二の相互接続と、 絶縁層の内部にあって第二のウェルと接触している第三
の相互接続と、及び、 絶縁層上に横たわり、第三の相互接続と接触している第
四の相互接続と、からなり、 第二のウェルが第一のバイポーラトランジスタのエミッ
タ領域を形成し、第一のウェル及び第四のウェルが第一
のバイポーラトランジスタのベース領域を形成し、第五
のウェル及び基板が第一のバイポーラトランジスタのコ
レクタ領域を形成し、第二のウェルが第二のバイポーラ
トランジスタのエミッタ領域を形成し、第一のウェル及
び第四のウェルが第二のバイポーラトランジスタのベー
ス領域を形成し、第三のウェルが第二のバイポーラトラ
ンジスタのコレクタ領域を形成し、第二のウェルが電界
効果トランジスタのドレイン領域を形成し、第三のウェ
ルが電界効果トランジスタのソース領域を形成し、第三
の相互接続が電界効果トランジスタのゲートを形成し、
第四のウェルがダイオードのカソードを形成し、及び基
板がダイオードのアノードを形成する、請求項２の回
路。 - 【請求項４】電力スパイクによる損傷から集積回路機構
を保護するために使用可能な半導体デバイスであって、 第一の導電型材料の基板と、 基板の一部に形成される第二の導電型材料の第一のウェ
ルと、 第一のウェルの中央部分に形成される第一の導電型材料
の第二のウェルと、 第二のウェルを取り囲んで第一のウェルに形成され、且
つ第一のウェルの一部によって第二のウェルから分離さ
れている第一の導電型材料の第三のウェルと、 第一のウェルと基板との間の界面に第三のウェルを取り
囲んで形成され、且つ第一のウェルの一部によって第三
のウェルから分離されている第二の導電型材料の第四の
ウェルと、 第四のウェルを取り囲んで基板に形成され、且つ基板の
一部によって第四のウェルから分離されている第一の導
電型材料の第五のウェルと、 基板と第一から第五のウェルとの上に横たわる酸化物層
と、 酸化物層の内部に形成されて第五のウェルと電気的に接
触する第一の相互接続と、 酸化物層の内部に形成されて第三及び第四のウェルと電
気的に接触する第二の相互接続と、 酸化物層の内部に形成されて第二のウェルと電気的に接
触する第三の相互接続と、及び、 酸化物層上に横たわり第三の相互接続と電気的に接触す
る第四の相互接続と、とからなり、 第二のウェルが第一のバイポーラトランジスタのエミッ
タ領域を形成し、第一のウェル及び第四のウェルが第一
のバイポーラトランジスタのベース領域を形成し、第五
のウェル及び基板が第一のバイポーラトランジスタのコ
レクタ領域を形成し、第二のウェルが第二のバイポーラ
トランジスタのエミッタ領域を形成し、第一のウェル及
び第四のウェルが第二のバイポーラトランジスタのベー
ス領域を形成し、第三のウェルが第二のバイポーラトラ
ンジスタのコレクタ領域を形成し、第二のウェルが電界
効果トランジスタのドレイン領域を形成し、第三のウェ
ルが電界効果トランジスタのソース領域を形成し、第三
の相互接続が電界効果トランジスタのゲートを形成し、
第四のウェルがダイオードのカソードを形成し、及び基
板がダイオードのアノードを形成し、電力スパイクが散
逸される半導体デバイス。 - 【請求項５】静電放電から集積回路機構を保護するため
に使用可能な半導体デバイスであって、 Ｐ形材料の基板と、 基板の一部に形成されるＮ形材料の第一のウェルと、 Ｎ形ウェルの中央部分に形成されるＰ+形材料の第二の
ウェルと、 第二のウェルを取り囲んで第一のウェルに形成され、且
つ第一のウェルの一部によって第二のウェルから分離さ
れているＰ+形材料の第三のウェルと、 第一のウェルと基板との間の界面に第三のウェルを取り
囲んで形成され、且つ第一のウェルの一部によって第三
のウェルから分離されているＮ+形材料の第四のウェル
と、 第四のウェルを取り囲んで基板に形成され、且つ基板の
一部によって第四のウェルから分離されているＰ+形材
料の第五のウェルと、 基板と第一から第五のウェルとの上に横たわっている絶
縁層と、 絶縁層の内部にあって第五のウェルと接触している第一
の相互接続と、 絶縁層の内部にあって第四及び第三のウェルと接触して
いる第二の相互接続と、 絶縁層の内部にあって第二のウェルと接触している第三
の相互接続と、及び、 絶縁層上に横たわり第三の相互接続と接触している第四
の相互接続と、からなり、 第二のウェルが第一のバイポーラトランジスタのエミッ
タ領域を形成し、第一のウェル及び第四のウェルが第一
のバイポーラトランジスタのベース領域を形成し、第五
のウェル及び基板が第一のバイポーラトランジスタのコ
レクタ領域を形成し、第二のウェルが第二のバイポーラ
トランジスタのエミッタ領域を形成し、第一のウェル及
び第四のウェルが第二のバイポーラトランジスタのベー
ス領域を形成し、第三のウェルが第二のバイポーラトラ
ンジスタのコレクタ領域を形成し、第二のウェルが電界
効果トランジスタのドレイン領域を形成し、第三のウェ
ルが電界効果トランジスタのソース領域を形成し、第三
の相互接続が電界効果トランジスタのゲートを形成し、
第四のウェルがダイオードのカソードを形成し、及び基
板がダイオードのアノードを形成し、電力スパイクが散
逸される半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/943,913 US5291051A (en) | 1992-09-11 | 1992-09-11 | ESD protection for inputs requiring operation beyond supply voltages |
| US943913 | 1992-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188417A true JPH06188417A (ja) | 1994-07-08 |
| JP3411634B2 JP3411634B2 (ja) | 2003-06-03 |
Family
ID=25480472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22739393A Expired - Lifetime JP3411634B2 (ja) | 1992-09-11 | 1993-09-13 | 入力の電源電圧を越える要求動作に関するｅｓｄ保護 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5291051A (ja) |
| EP (1) | EP0587212A3 (ja) |
| JP (1) | JP3411634B2 (ja) |
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|---|---|---|---|---|
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| US5440151A (en) * | 1993-04-09 | 1995-08-08 | Matra Mhs | Electrostatic discharge protection device for MOS integrated circuits |
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| EP3062097A1 (fr) * | 2015-02-27 | 2016-08-31 | EM Microelectronic-Marin SA | Capteur d'humidité avec module thermique |
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| JPS60115253A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体集積回路装置 |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
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-
1992
- 1992-09-11 US US07/943,913 patent/US5291051A/en not_active Expired - Lifetime
-
1993
- 1993-08-10 EP EP93202353A patent/EP0587212A3/en not_active Withdrawn
- 1993-09-10 KR KR1019930018212A patent/KR100272496B1/ko not_active IP Right Cessation
- 1993-09-13 JP JP22739393A patent/JP3411634B2/ja not_active Expired - Lifetime
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|---|---|
| EP0587212A2 (en) | 1994-03-16 |
| EP0587212A3 (en) | 1995-03-22 |
| US5291051A (en) | 1994-03-01 |
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