JPH06187780A - 半導体メモリー装置の内部電源電圧供給装置 - Google Patents
半導体メモリー装置の内部電源電圧供給装置Info
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- JPH06187780A JPH06187780A JP4013672A JP1367292A JPH06187780A JP H06187780 A JPH06187780 A JP H06187780A JP 4013672 A JP4013672 A JP 4013672A JP 1367292 A JP1367292 A JP 1367292A JP H06187780 A JPH06187780 A JP H06187780A
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Abstract
(57)【要約】
【目的】周辺回路とメモリーセルアレイとに互いに独立
して安定な電源電圧を供給できる半導体メモリー装置の
内部電源電圧供給装置の提供。 【構成】外部電源電圧を基準電圧Ｖｒｅｆに変換する基
準電圧発生回路２１と、Ｖｒｅｆと周辺回路用基準電圧
ＶｒｅｆＰとを比較した上でＶｒｅＰのレベルを決定す
る周辺回路用基準電圧部３０と、Ｖｒｅｆとセルアレイ
用基準電圧ＶｒｅｆＡとを比較した上でＶｒｅｆＡのレ
ベルを決定するセルアレイ用基準電圧部４０と、Ｖｒｅ
ｆＰと周辺回路用電源電圧ＶｃｃＰとを比較した上でＶ
ｃｃＰのレベルを決定する周辺回路用電源供給回路２２
と、ＶｒｅｆＡとセルアレイ用電源電圧ＶｃｃＡとを比
較した上でＶｃｃＡのレベルを決定するセルアレイ用電
源供給回路２３と、から成る内部電源電圧供給装置を設
けて成る。
して安定な電源電圧を供給できる半導体メモリー装置の
内部電源電圧供給装置の提供。 【構成】外部電源電圧を基準電圧Ｖｒｅｆに変換する基
準電圧発生回路２１と、Ｖｒｅｆと周辺回路用基準電圧
ＶｒｅｆＰとを比較した上でＶｒｅＰのレベルを決定す
る周辺回路用基準電圧部３０と、Ｖｒｅｆとセルアレイ
用基準電圧ＶｒｅｆＡとを比較した上でＶｒｅｆＡのレ
ベルを決定するセルアレイ用基準電圧部４０と、Ｖｒｅ
ｆＰと周辺回路用電源電圧ＶｃｃＰとを比較した上でＶ
ｃｃＰのレベルを決定する周辺回路用電源供給回路２２
と、ＶｒｅｆＡとセルアレイ用電源電圧ＶｃｃＡとを比
較した上でＶｃｃＡのレベルを決定するセルアレイ用電
源供給回路２３と、から成る内部電源電圧供給装置を設
けて成る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置に関
するもので、特にメモリー装置内で使用される内部電源
電圧を供給する装置に関するものである。
するもので、特にメモリー装置内で使用される内部電源
電圧を供給する装置に関するものである。
【０００２】
【従来の技術】半導体メモリー製品の集積度が上がるに
つれ、メモリー装置内で使用されるトランジスタのサイ
ズはますます縮小されている。その結果、小さくなった
トランジスタでホットキャリアー等が容易に発生するよ
うになり、トランジスタの特性が悪くなる。また、トラ
ンジスタのチャネルサイズの縮小が内部で使用される電
源電圧レベルをある程度低くすることを不可避としてい
る。このような必要性によって、一般に使用されている
半導体メモリー装置においては、チップの外部からピン
を通じて供給される外部電源電圧をメモリー装置内で使
用するレベルに変換して供給するための内部電源電圧供
給装置をもっている。
つれ、メモリー装置内で使用されるトランジスタのサイ
ズはますます縮小されている。その結果、小さくなった
トランジスタでホットキャリアー等が容易に発生するよ
うになり、トランジスタの特性が悪くなる。また、トラ
ンジスタのチャネルサイズの縮小が内部で使用される電
源電圧レベルをある程度低くすることを不可避としてい
る。このような必要性によって、一般に使用されている
半導体メモリー装置においては、チップの外部からピン
を通じて供給される外部電源電圧をメモリー装置内で使
用するレベルに変換して供給するための内部電源電圧供
給装置をもっている。
【０００３】従来使用されてきた内部電源電圧供給装置
は、図３に示すように、外部電源電圧ＸＶｃｃを１個の
基準電圧発生回路１１に入力し、ここから周辺回路用電
源回路１２とセルアレイ用電源回路１３とに基準電圧を
供給するようになっている。この周辺回路用電源回路１
２は、メモリー装置内のメモリーセルアレイ周辺の回
路、例えばバッファー、ドライバー、クロックゼネレー
タ等に電源電圧を供給するための回路である。一方、セ
ルアレイ用電源回路１３は、メモリーセル、ワードライ
ン、及びビットラインで構成されたメモリーセルアレイ
に必要な電源電圧を供給するための回路である。通常、
サブミクロン級のメモリー装置において、周辺回路では
４Ｖ、メモリーセルアレイでは３．３Ｖの電源電圧が必
要とされる。したがって、内部電源電圧供給装置は、５
Ｖの外部電源電圧ＸＶｃｃを前記の各レベルに変換して
メモリー装置内部に供給するものである。
は、図３に示すように、外部電源電圧ＸＶｃｃを１個の
基準電圧発生回路１１に入力し、ここから周辺回路用電
源回路１２とセルアレイ用電源回路１３とに基準電圧を
供給するようになっている。この周辺回路用電源回路１
２は、メモリー装置内のメモリーセルアレイ周辺の回
路、例えばバッファー、ドライバー、クロックゼネレー
タ等に電源電圧を供給するための回路である。一方、セ
ルアレイ用電源回路１３は、メモリーセル、ワードライ
ン、及びビットラインで構成されたメモリーセルアレイ
に必要な電源電圧を供給するための回路である。通常、
サブミクロン級のメモリー装置において、周辺回路では
４Ｖ、メモリーセルアレイでは３．３Ｖの電源電圧が必
要とされる。したがって、内部電源電圧供給装置は、５
Ｖの外部電源電圧ＸＶｃｃを前記の各レベルに変換して
メモリー装置内部に供給するものである。
【０００４】しかし、図３に示す従来の内部電源電圧供
給装置は１個の基準電圧発生回路１１のみで周辺回路用
及びメモリーセルアレイ用の電源電圧を制御するように
構成されているので、外部電源電圧ＸＶｃｃが変動した
場合にメモリーセルアレイは勿論のこと、周辺回路も同
時に影響を受けてしまう。
給装置は１個の基準電圧発生回路１１のみで周辺回路用
及びメモリーセルアレイ用の電源電圧を制御するように
構成されているので、外部電源電圧ＸＶｃｃが変動した
場合にメモリーセルアレイは勿論のこと、周辺回路も同
時に影響を受けてしまう。
【０００５】その結果、メモリーセルの特性を検査する
ために外部電源電圧（ＸＶｃｃ）端にストレス電圧を加
えて印加する際に周辺回路にも影響が及んでしまうの
で、正確なメモリーセルの特性検査を行なうことが難し
いという問題がある。また、メモリーセルの特性を正確
に検査するためのテストにおいては、選択されたメモリ
ーセルのみが外部の人為的な操作に従って動作し、その
他の周辺回路等は通常通りの動作をしなければならない
必要があるが、従来の装置においては周辺回路にも影響
が及んでしまう。例えば、外部電源電圧ＸＶｃｃの変動
によって周辺回路中のデータ出力バッファーの入力トリ
ップレベルが変動すると、特定メモリーセルの正確な特
性を把握することが大変困難となることは容易に理解で
きるであろう。
ために外部電源電圧（ＸＶｃｃ）端にストレス電圧を加
えて印加する際に周辺回路にも影響が及んでしまうの
で、正確なメモリーセルの特性検査を行なうことが難し
いという問題がある。また、メモリーセルの特性を正確
に検査するためのテストにおいては、選択されたメモリ
ーセルのみが外部の人為的な操作に従って動作し、その
他の周辺回路等は通常通りの動作をしなければならない
必要があるが、従来の装置においては周辺回路にも影響
が及んでしまう。例えば、外部電源電圧ＸＶｃｃの変動
によって周辺回路中のデータ出力バッファーの入力トリ
ップレベルが変動すると、特定メモリーセルの正確な特
性を把握することが大変困難となることは容易に理解で
きるであろう。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は半導体メモリー装置において、外部電源電圧が変
動しても安定した内部電源電圧を周辺回路とメモリーセ
ルアレイに別々に供給できる内部電源電圧供給装置を提
供することにある。
目的は半導体メモリー装置において、外部電源電圧が変
動しても安定した内部電源電圧を周辺回路とメモリーセ
ルアレイに別々に供給できる内部電源電圧供給装置を提
供することにある。
【０００７】
【課題を解決するための手段】このような本発明の目的
を達成するために、周辺回路とメモリーセルアレイを有
する半導体メモリー装置の内部電圧供給装置を、外部か
ら供給される電源電圧を第１電圧に変換する第１基準電
圧発生手段と、この第１電圧と第２電圧とを比較した上
で第２電圧のレベルを決定する第２基準電圧発生手段
と、第１電圧と第３電圧とを比較した上で第３電圧のレ
ベルを決定する第３基準電圧発生手段と、第２電圧と周
辺回路に使用される電源電圧とを比較した上で周辺回路
に使用される電源電圧のレベルを決定する周辺回路用電
源供給回路と、第３電圧とメモリーセルアレイに使用さ
れる電源電圧とを比較した上でメモリーセルアレイに使
用される電源電圧のレベルを決定するセルアレイ用電源
供給回路と、から構成した。
を達成するために、周辺回路とメモリーセルアレイを有
する半導体メモリー装置の内部電圧供給装置を、外部か
ら供給される電源電圧を第１電圧に変換する第１基準電
圧発生手段と、この第１電圧と第２電圧とを比較した上
で第２電圧のレベルを決定する第２基準電圧発生手段
と、第１電圧と第３電圧とを比較した上で第３電圧のレ
ベルを決定する第３基準電圧発生手段と、第２電圧と周
辺回路に使用される電源電圧とを比較した上で周辺回路
に使用される電源電圧のレベルを決定する周辺回路用電
源供給回路と、第３電圧とメモリーセルアレイに使用さ
れる電源電圧とを比較した上でメモリーセルアレイに使
用される電源電圧のレベルを決定するセルアレイ用電源
供給回路と、から構成した。
【０００８】
【作用】以上のようにすることで、先ず周辺回路用基準
電圧（第２電圧）とメモリーセルアレイ用基準電圧（第
３電圧）が作られ、これをもとに周辺回路用電源電圧と
メモリーセルアレイ用電源電圧が作られるようになり、
外部電源電圧の変動に対して安定すると共に、周辺回路
とメモリーセルアレイが各々独立した電源電圧供給を受
けられるようになる。
電圧（第２電圧）とメモリーセルアレイ用基準電圧（第
３電圧）が作られ、これをもとに周辺回路用電源電圧と
メモリーセルアレイ用電源電圧が作られるようになり、
外部電源電圧の変動に対して安定すると共に、周辺回路
とメモリーセルアレイが各々独立した電源電圧供給を受
けられるようになる。
【０００９】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図１は本発明による内部電源電圧供
給装置の構成を示す。図示のように、本発明による内部
電源電圧供給装置は、外部電源電圧ＸＶｃｃを先ず基準
電圧発生回路２１（第１基準電圧発生手段）に入力して
から基準電圧発生回路２１の出力（第１電圧）を周辺回
路用基準電圧部３０（第２基準電圧発生手段）及びセル
アレイ用基準電圧部４０（第３基準電圧発生手段）に各
々送る。即ち、周辺回路に使用される電源電圧を設定す
るための部分とメモリーセルアレイに使用される電源電
圧を設定するための部分を分離させていることが分か
る。周辺回路用基準電圧部３０から出力される周辺回路
用基準電圧ＶｒｅｆＰ（第２電圧）とセルアレイ用基準
電圧部４０から出力されるセルアレイ用基準電圧Ｖｒｅ
ｆＡ（第３電圧）は、各々周辺回路用電源供給回路２２
とセルアレイ用電源供給回路２３に入力され、これらの
出力が各々周辺回路及びメモリーセルアレイに供給され
る。周辺回路用電源供給回路２２及びセルアレイ用電源
供給回路２３は周辺回路用基準電圧ＶｒｅｆＰ及びセル
アレイ用基準電圧ＶｒｅｆＡを送る又は増幅する機能を
もっている。
て詳細に説明する。図１は本発明による内部電源電圧供
給装置の構成を示す。図示のように、本発明による内部
電源電圧供給装置は、外部電源電圧ＸＶｃｃを先ず基準
電圧発生回路２１（第１基準電圧発生手段）に入力して
から基準電圧発生回路２１の出力（第１電圧）を周辺回
路用基準電圧部３０（第２基準電圧発生手段）及びセル
アレイ用基準電圧部４０（第３基準電圧発生手段）に各
々送る。即ち、周辺回路に使用される電源電圧を設定す
るための部分とメモリーセルアレイに使用される電源電
圧を設定するための部分を分離させていることが分か
る。周辺回路用基準電圧部３０から出力される周辺回路
用基準電圧ＶｒｅｆＰ（第２電圧）とセルアレイ用基準
電圧部４０から出力されるセルアレイ用基準電圧Ｖｒｅ
ｆＡ（第３電圧）は、各々周辺回路用電源供給回路２２
とセルアレイ用電源供給回路２３に入力され、これらの
出力が各々周辺回路及びメモリーセルアレイに供給され
る。周辺回路用電源供給回路２２及びセルアレイ用電源
供給回路２３は周辺回路用基準電圧ＶｒｅｆＰ及びセル
アレイ用基準電圧ＶｒｅｆＡを送る又は増幅する機能を
もっている。
【００１０】図２には図１の周辺回路用基準電圧部３０
及び周辺回路用電源供給回路２２の回路構成と、これら
の連結状態の実施例が図示されている。尚、セルアレイ
用基準電圧部４０及びセルアレイ用電源供給回路２３に
ついてもこれと同様であるので、図２を参考としてその
説明は省略する。また、基準電圧発生回路２１は従来の
それと同様であるのでその説明は省略する。
及び周辺回路用電源供給回路２２の回路構成と、これら
の連結状態の実施例が図示されている。尚、セルアレイ
用基準電圧部４０及びセルアレイ用電源供給回路２３に
ついてもこれと同様であるので、図２を参考としてその
説明は省略する。また、基準電圧発生回路２１は従来の
それと同様であるのでその説明は省略する。
【００１１】周辺回路用基準電圧部３０は、図示のよう
に、二つのＰＭＯＳトランジスタＰ１、Ｐ２及び二つの
ＮＭＯＳトランジスタＮ１、Ｎ２で構成されたｎチャン
ネル入力型シングルエンデッド(single-ended)の差動増
幅器３６と、差動増幅器３６の出力端３１にゲートが接
続されたＰＭＯＳトランジスタＰ３と、ＰＭＯＳトラン
ジスタＰ３のチャネルの一端と接地電圧（Ｖｓｓ）端と
の間に直列連結された二つの分圧用抵抗Ｒ１、Ｒ２と、
から構成されている。ＮＭＯＳトランジスタＮ１のゲー
トが差動増幅器３６の一入力端となっており基準電圧発
生回路２１の出力である基準電圧Ｖｒｅｆが入力され
る。また、差動増幅器３６の他の入力端はＮＭＯＳトラ
ンジスタＮ２のゲートとなっており、抵抗Ｒ１、Ｒ２の
間の分圧ノード３３と連結されている。ＰＭＯＳトラン
ジスタＰ３のチャネルの他端は電源電圧（Ｖｃｃ）端に
連結されている。抵抗Ｒ１とＰＭＯＳトランジスタＰ３
の間には周辺回路用基準電圧部３０の出力ノード３２が
位置する。
に、二つのＰＭＯＳトランジスタＰ１、Ｐ２及び二つの
ＮＭＯＳトランジスタＮ１、Ｎ２で構成されたｎチャン
ネル入力型シングルエンデッド(single-ended)の差動増
幅器３６と、差動増幅器３６の出力端３１にゲートが接
続されたＰＭＯＳトランジスタＰ３と、ＰＭＯＳトラン
ジスタＰ３のチャネルの一端と接地電圧（Ｖｓｓ）端と
の間に直列連結された二つの分圧用抵抗Ｒ１、Ｒ２と、
から構成されている。ＮＭＯＳトランジスタＮ１のゲー
トが差動増幅器３６の一入力端となっており基準電圧発
生回路２１の出力である基準電圧Ｖｒｅｆが入力され
る。また、差動増幅器３６の他の入力端はＮＭＯＳトラ
ンジスタＮ２のゲートとなっており、抵抗Ｒ１、Ｒ２の
間の分圧ノード３３と連結されている。ＰＭＯＳトラン
ジスタＰ３のチャネルの他端は電源電圧（Ｖｃｃ）端に
連結されている。抵抗Ｒ１とＰＭＯＳトランジスタＰ３
の間には周辺回路用基準電圧部３０の出力ノード３２が
位置する。
【００１２】周辺回路用基準電圧部３０の出力を入力と
する周辺回路用電源供給回路２２は、二つのＰＭＯＳト
ランジスタＰ４、Ｐ５及び二つのＮＭＯＳトランジスタ
Ｎ３、Ｎ４で構成されたｎチャンネル入力型シングルエ
ンデッドの差動増幅器３７と、差動増幅器３７の出力端
３４にゲートが接続されたＰＭＯＳトランジスタＰ６
と、から構成される。ＮＭＯＳトランジスタＮ３のゲー
トは周辺回路用基準電圧部３０の出力ノード３２に接続
されており、ＮＭＯＳトランジスタＮ４のゲートはＰＭ
ＯＳトランジスタＰ６のチャネルの一端と共に周辺回路
用電源電圧（ＶｃｃＰ）端に連結されている。周辺回路
用電源供給回路２２は周辺回路用基準電圧部３０の出力
電圧を充分に増幅して周辺回路用電源電圧ＶｃｃＰを作
るためのものである。
する周辺回路用電源供給回路２２は、二つのＰＭＯＳト
ランジスタＰ４、Ｐ５及び二つのＮＭＯＳトランジスタ
Ｎ３、Ｎ４で構成されたｎチャンネル入力型シングルエ
ンデッドの差動増幅器３７と、差動増幅器３７の出力端
３４にゲートが接続されたＰＭＯＳトランジスタＰ６
と、から構成される。ＮＭＯＳトランジスタＮ３のゲー
トは周辺回路用基準電圧部３０の出力ノード３２に接続
されており、ＮＭＯＳトランジスタＮ４のゲートはＰＭ
ＯＳトランジスタＰ６のチャネルの一端と共に周辺回路
用電源電圧（ＶｃｃＰ）端に連結されている。周辺回路
用電源供給回路２２は周辺回路用基準電圧部３０の出力
電圧を充分に増幅して周辺回路用電源電圧ＶｃｃＰを作
るためのものである。
【００１３】ここで、周辺回路用基準電圧部３０の抵抗
Ｒ１、Ｒ２で構成された分圧回路３８は周辺回路用電源
供給回路２２の出力ノード３５に連結してもよい。図２
のように構成する場合は、周辺回路用電源供給回路２２
の電流駆動能力が優秀なときである。
Ｒ１、Ｒ２で構成された分圧回路３８は周辺回路用電源
供給回路２２の出力ノード３５に連結してもよい。図２
のように構成する場合は、周辺回路用電源供給回路２２
の電流駆動能力が優秀なときである。
【００１４】基準電圧発生回路２１から出力される１．
５Ｖ程度の基準電圧Ｖｒｅｆは、周辺回路用基準電圧部
３０の差動増幅器３６において分圧回路３８によって設
定される分圧ノード３３の電圧と比較される。この分圧
ノード３３からＮＭＯＳトランジスタＮ２のゲートに至
る経路は出力ノード３２の電圧を一定に維持するための
フィードバック経路になることが分かる。即ち、分圧ノ
ード３３の電圧は ＶｒｅｆＰ｛Ｒ２／（Ｒ１＋Ｒ２）｝ で表せる。基準電圧Ｖｒｅｆが分圧ノード３３の電圧よ
り高い場合、差動増幅器３６の出力端３１の電圧がＰＭ
ＯＳトランジスタＰ３をターンオンさせて周辺回路用基
準電圧ＶｒｅｆＰの電圧を上昇させる。周辺回路用基準
電圧ＶｒｅｆＰの電圧が上昇すると分圧ノード３３の電
圧も上昇し、その結果、差動増幅器３６の出力端３１の
電圧が上昇してＰＭＯＳトランジスタＰ３をターンオフ
させる。すると、周辺回路用基準電圧ＶｒｅｆＰはそれ
以上上昇しない。これと同様の過程が周辺回路用電源供
給回路２２においても行われ、周辺回路用電源電圧Ｖｃ
ｃＰが作られることは容易に理解できるであろう。
５Ｖ程度の基準電圧Ｖｒｅｆは、周辺回路用基準電圧部
３０の差動増幅器３６において分圧回路３８によって設
定される分圧ノード３３の電圧と比較される。この分圧
ノード３３からＮＭＯＳトランジスタＮ２のゲートに至
る経路は出力ノード３２の電圧を一定に維持するための
フィードバック経路になることが分かる。即ち、分圧ノ
ード３３の電圧は ＶｒｅｆＰ｛Ｒ２／（Ｒ１＋Ｒ２）｝ で表せる。基準電圧Ｖｒｅｆが分圧ノード３３の電圧よ
り高い場合、差動増幅器３６の出力端３１の電圧がＰＭ
ＯＳトランジスタＰ３をターンオンさせて周辺回路用基
準電圧ＶｒｅｆＰの電圧を上昇させる。周辺回路用基準
電圧ＶｒｅｆＰの電圧が上昇すると分圧ノード３３の電
圧も上昇し、その結果、差動増幅器３６の出力端３１の
電圧が上昇してＰＭＯＳトランジスタＰ３をターンオフ
させる。すると、周辺回路用基準電圧ＶｒｅｆＰはそれ
以上上昇しない。これと同様の過程が周辺回路用電源供
給回路２２においても行われ、周辺回路用電源電圧Ｖｃ
ｃＰが作られることは容易に理解できるであろう。
【００１５】一方、図１のセルアレイ用基準電圧部４０
とセルアレイ用電源駆動回路２３においても、上記と同
様にしてセルアレイ用電源電圧ＶｃｃＡが作られ、しか
も周辺回路用電源電圧ＶｃｃＰとは互いに独立して作ら
れる。ここで、セルアレイ用電源電圧ＶｃｃＡは周辺回
路用電源電圧ＶｃｃＰのレベル（４Ｖ）とは異なる３．
３Ｖであるが、これは分圧回路の抵抗の大きさと構成を
調整すればよい。
とセルアレイ用電源駆動回路２３においても、上記と同
様にしてセルアレイ用電源電圧ＶｃｃＡが作られ、しか
も周辺回路用電源電圧ＶｃｃＰとは互いに独立して作ら
れる。ここで、セルアレイ用電源電圧ＶｃｃＡは周辺回
路用電源電圧ＶｃｃＰのレベル（４Ｖ）とは異なる３．
３Ｖであるが、これは分圧回路の抵抗の大きさと構成を
調整すればよい。
【００１６】以上の実施例においては分圧回路を抵抗で
構成したが、ゲートとチャネルの一端が共通接続された
ＭＯＳトランジスタを使用することもでき、分圧回路を
周辺回路用基準電圧（ＶｒｅｆＰ）端又はセルアレイ用
基準電圧（ＶｒｅｆＡ）端や周辺回路用電源電圧（Ｖｃ
ｃＰ）端又はセルアレイ用電源電圧（ＶｃｃＡ）端に連
結して使用してもよいことは、この分野で通常の知識を
もつものなら容易に理解することができるであろう。
構成したが、ゲートとチャネルの一端が共通接続された
ＭＯＳトランジスタを使用することもでき、分圧回路を
周辺回路用基準電圧（ＶｒｅｆＰ）端又はセルアレイ用
基準電圧（ＶｒｅｆＡ）端や周辺回路用電源電圧（Ｖｃ
ｃＰ）端又はセルアレイ用電源電圧（ＶｃｃＡ）端に連
結して使用してもよいことは、この分野で通常の知識を
もつものなら容易に理解することができるであろう。
【００１７】
【発明の効果】以上説明してきたように本発明は、周辺
回路及びメモリーセルアレイに必要な内部電源電圧を各
々独立して作り出すようになった内部電源電圧供給装置
を具備することによって、メモリーセルの特性検査等に
おいてメモリー装置の動作特性を効果的に検査できるよ
うになる効果がある。
回路及びメモリーセルアレイに必要な内部電源電圧を各
々独立して作り出すようになった内部電源電圧供給装置
を具備することによって、メモリーセルの特性検査等に
おいてメモリー装置の動作特性を効果的に検査できるよ
うになる効果がある。
【図３】従来の内部電源電圧供給装置の構成を示すブロ
ック図。
ック図。
【図１】本発明による内部電源電圧供給装置の構成を示
すブロック図。
すブロック図。
【図２】図１の装置の部分詳細回路図。
２１ 基準電圧発生回路 ２２ 周辺回路用電源供給回路 ２３ セルアレイ用電源供給回路 ３０ 周辺回路用基準電圧部 ３６、３７ 差動増幅器 ３８ 分圧回路 ４０ セルアレイ用基準電圧部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨウン−ラエ キム 大韓民国 ソウル ソチョ−グ バンポ− ドン ハンボミド アパート ナンバー 503−204 (72)発明者 ジン−マン ハン 大韓民国 カンウォン−ド チュンチェオ ン−シティ フピェオン−２−ドン ナン バー 680−13
Claims (8)
- 【請求項１】 周辺回路とメモリーセルアレイとから構
成される半導体メモリー装置の内部電源電圧供給装置に
おいて、 外部から供給される電源電圧を内部電源電圧の基となる
基準電圧に変換する回路が、周辺回路用とメモリーセル
アレイ用に独立して設けられたことを特徴とする内部電
源電圧供給装置。 - 【請求項２】 周辺回路とメモリーセルアレイとを有す
る半導体メモリー装置の内部電源電圧供給装置であっ
て、 外部から供給される電源電圧を第１電圧に変換する第１
基準電圧発生手段と、 第１電圧と第２電圧とを比較した上で第２電圧のレベル
を決定する第２基準電圧発生手段と、 第１電圧と第３電圧とを比較した上で第３電圧のレベル
を決定する第３基準電圧発生手段と、 第２電圧と周辺回路用電源電圧とを比較した上で周辺回
路用電源電圧のレベルを決定する周辺回路用電源供給回
路と、 第３電圧とメモリーセルアレイ用電源電圧とを比較した
上でメモリーセルアレイ用電源電圧のレベルを決定する
セルアレイ用電源供給回路と、から成る内部電源電圧供
給装置。 - 【請求項３】 第２基準電圧発生手段又は周辺回路用電
源供給回路の少なくともどちらか一方に、第２電圧又は
周辺回路用電源電圧を分圧する分圧回路を設けた請求項
２記載の内部電源電圧供給装置。 - 【請求項４】 第３基準電圧発生手段又はセルアレイ用
電源供給回路の少なくともどちらか一方に、第３電圧又
はメモリーセルアレイ用電源電圧を分圧する分圧回路を
設けた請求項２記載の内部電源電圧供給装置。 - 【請求項５】 分圧回路が抵抗又はＭＯＳトランジスタ
で構成される請求項３又は４何れか記載の内部電源電圧
供給装置。 - 【請求項６】 外部から電源電圧の供給を受けており、
メモリーセルアレイと周辺回路とから構成された半導体
メモリー装置において、 外部電源電圧を第１レベルの電圧に変換して周辺回路に
供給するようになっており、少なくとも第１レベルの電
圧と外部電源電圧を基に発生する電圧とを比較できるよ
うに成った第１経路と、 外部電源電圧を第２レベルの電圧に変換してメモリーセ
ルアレイに供給するようになっており、少なくとも第２
レベルの電圧と外部電源電圧を基に発生する電圧とを比
較できるように成った第２経路と、を具備したことを特
徴とする半導体メモリー装置。 - 【請求項７】 第１経路が、第１レベルの電圧を分圧で
きる手段を具備している請求項６記載の半導体メモリー
装置。 - 【請求項８】 第２経路が、第２レベルの電圧を分圧で
きる手段を具備している請求項６記載の半導体メモリー
装置。
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|---|---|---|---|
| KR18178/1991 | 1991-10-16 | ||
| KR1019910018178A KR930008854A (ko) | 1991-10-16 | 1991-10-16 | 반도체 메모리의 내부전압공급장치 |
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| Publication Number | Publication Date |
|---|---|
| JPH06187780A true JPH06187780A (ja) | 1994-07-08 |
Family
ID=19321309
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|---|---|---|---|
| JP4013672A Pending JPH06187780A (ja) | 1991-10-16 | 1992-01-29 | 半導体メモリー装置の内部電源電圧供給装置 |
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|---|---|
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| KR (1) | KR930008854A (ja) |
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| FR (1) | FR2682801A1 (ja) |
| GB (1) | GB2260661A (ja) |
| IT (1) | IT1258821B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184862A (ja) * | 1999-12-23 | 2001-07-06 | Hyundai Electronics Ind Co Ltd | 二重内部電圧発生装置 |
| JP2008102908A (ja) * | 2006-09-08 | 2008-05-01 | Toshiba Corp | メモリ信頼性を向上させるシステム及び方法 |
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| CN108701472A (zh) * | 2016-02-03 | 2018-10-23 | Tsp全球股份有限公司 | 存储芯片、存储装置及具有该存储装置的存储系统 |
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- 1992-01-17 DE DE4201163A patent/DE4201163A1/de not_active Withdrawn
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- 1992-01-29 JP JP4013672A patent/JPH06187780A/ja active Pending
- 1992-01-29 GB GB9201904A patent/GB2260661A/en not_active Withdrawn
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| ITMI920125A1 (it) | 1993-07-24 |
| GB9201904D0 (en) | 1992-03-18 |
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