JPH06176586A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH06176586A JPH06176586A JP6049093A JP6049093A JPH06176586A JP H06176586 A JPH06176586 A JP H06176586A JP 6049093 A JP6049093 A JP 6049093A JP 6049093 A JP6049093 A JP 6049093A JP H06176586 A JPH06176586 A JP H06176586A
- Authority
- JP
- Japan
- Prior art keywords
- bias voltage
- read
- memory device
- semiconductor memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 電気的に一括消去が可能な不揮発性半導体記
憶装置に関し、非選択セルが誤って選択される可能性を
確実に排除し、読み出し動作の信頼性を向上させること
を目的とする。 【構成】 複数のワード線ＷＬ1 〜ＷＬm と、複数のビ
ット線ＢＬ11〜ＢＬ1k,...,ＢＬn1〜ＢＬnkと、該各ワ
ード線ＷＬ1 〜ＷＬm およびビット線ＢＬ11〜ＢＬ1k,
...,ＢＬn1〜ＢＬnkの交差個所に設けられ、閾値電圧
を外部から電気的に制御することができるＭＩＳトラン
ジスタで構成された複数の不揮発性メモリセルＭhij;Ｍ
111 〜Ｍ1mk, ..., Ｍn11 〜Ｍnmk と、読み出し時に、
前記不揮発性メモリセルのソースに対して第１の電位の
読出バイアス電圧を印加するソース電源供給回路８とを
具備し、読み出し動作時における過剰消去による誤動作
を防止するように構成する。
憶装置に関し、非選択セルが誤って選択される可能性を
確実に排除し、読み出し動作の信頼性を向上させること
を目的とする。 【構成】 複数のワード線ＷＬ1 〜ＷＬm と、複数のビ
ット線ＢＬ11〜ＢＬ1k,...,ＢＬn1〜ＢＬnkと、該各ワ
ード線ＷＬ1 〜ＷＬm およびビット線ＢＬ11〜ＢＬ1k,
...,ＢＬn1〜ＢＬnkの交差個所に設けられ、閾値電圧
を外部から電気的に制御することができるＭＩＳトラン
ジスタで構成された複数の不揮発性メモリセルＭhij;Ｍ
111 〜Ｍ1mk, ..., Ｍn11 〜Ｍnmk と、読み出し時に、
前記不揮発性メモリセルのソースに対して第１の電位の
読出バイアス電圧を印加するソース電源供給回路８とを
具備し、読み出し動作時における過剰消去による誤動作
を防止するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、電気的に一括消去が可能な不揮発性半
導体記憶装置（フラッシュメモリ）に関する。近年、記
憶データを電気的に一括消去することのできる不揮発性
半導体記憶装置として、フラッシュメモリが注目されて
いる。このフラッシュメモリには、後述するような過剰
消去（オーバーイレーズ）の問題があり、オーバーイレ
ーズのメモリセルに対しても誤動作を生じないフラッシ
ュメモリの提供が要望されている。
置に関し、特に、電気的に一括消去が可能な不揮発性半
導体記憶装置（フラッシュメモリ）に関する。近年、記
憶データを電気的に一括消去することのできる不揮発性
半導体記憶装置として、フラッシュメモリが注目されて
いる。このフラッシュメモリには、後述するような過剰
消去（オーバーイレーズ）の問題があり、オーバーイレ
ーズのメモリセルに対しても誤動作を生じないフラッシ
ュメモリの提供が要望されている。
【０００２】
【従来の技術】図６はフラッシュメモリのセルトランジ
スタの構成を示す図である。同図において、参照符号Ｖ
G はゲート端子、ＶD はドレイン端子、ＶS はソース端
子、ＣＧはゲート端子ＶG に接続されたコントロールゲ
ート、そして、ＦＧはコントロールゲートＣＧの電位に
よって制御されるフローティングゲートを示す。
スタの構成を示す図である。同図において、参照符号Ｖ
G はゲート端子、ＶD はドレイン端子、ＶS はソース端
子、ＣＧはゲート端子ＶG に接続されたコントロールゲ
ート、そして、ＦＧはコントロールゲートＣＧの電位に
よって制御されるフローティングゲートを示す。
【０００３】まず、選択セルからデータを読み出す場合
には、ソース端子ＶS に０ボルト、ゲート端子ＶG に５
ボルトの読み出し用電圧（通常の電源電圧ＶCC）、ドレ
イン端子ＶD に約１ボルトの電圧をそれぞれ印加し、セ
ルが電流を流すか否かに応じて読み出しデータが“１”
または“０”のいずれであるかを判定する（読み出し動
作）。この場合、非選択セルに対しては、そのゲート端
子に０ボルトの電圧が印加される。
には、ソース端子ＶS に０ボルト、ゲート端子ＶG に５
ボルトの読み出し用電圧（通常の電源電圧ＶCC）、ドレ
イン端子ＶD に約１ボルトの電圧をそれぞれ印加し、セ
ルが電流を流すか否かに応じて読み出しデータが“１”
または“０”のいずれであるかを判定する（読み出し動
作）。この場合、非選択セルに対しては、そのゲート端
子に０ボルトの電圧が印加される。
【０００４】一方、選択セルにデータを書き込む場合に
は、ソース端子ＶS に０ボルト、ゲート端子ＶG に約１
２ボルトの書き込み／消去用電圧ＶPP、ドレイン端子Ｖ
D に書き込み用ドレイン電圧ＶW （ＶPPより低電圧）を
それぞれ印加し、それによって、ドレイン領域からフロ
ーティングゲートＦＧに電子を注入する（書き込み動
作）。同様にこの場合にも、非選択セルのゲート端子に
は０ボルトの電圧が印加される。
は、ソース端子ＶS に０ボルト、ゲート端子ＶG に約１
２ボルトの書き込み／消去用電圧ＶPP、ドレイン端子Ｖ
D に書き込み用ドレイン電圧ＶW （ＶPPより低電圧）を
それぞれ印加し、それによって、ドレイン領域からフロ
ーティングゲートＦＧに電子を注入する（書き込み動
作）。同様にこの場合にも、非選択セルのゲート端子に
は０ボルトの電圧が印加される。
【０００５】また、データを消去する場合には、メモリ
セルの選択／非選択にかかわらず、ドレイン端子ＶD を
オープン状態にし、ゲート端子ＶG に０ボルト、ソース
端子ＶS に書き込み／消去用電圧ＶPPをそれぞれ印加
し、それによって、各セルのフローティングゲートＦＧ
からソース領域に電子を引き抜く（消去動作）。図７は
図６のセルトランジスタにおいて生じるオーバーイレー
ズ現象を説明するための図である。
セルの選択／非選択にかかわらず、ドレイン端子ＶD を
オープン状態にし、ゲート端子ＶG に０ボルト、ソース
端子ＶS に書き込み／消去用電圧ＶPPをそれぞれ印加
し、それによって、各セルのフローティングゲートＦＧ
からソース領域に電子を引き抜く（消去動作）。図７は
図６のセルトランジスタにおいて生じるオーバーイレー
ズ現象を説明するための図である。
【０００６】上述したメモリセルの消去動作時におい
て、ソース領域のフローティングゲートＦＧ近傍では該
ゲートＦＧ上の電荷により空乏層が変化し、該近傍部分
では電界が強まって、電子・ホール対が発生する。これ
によって、いわゆるバンド間トンネル電流が流れる。こ
のホール（＋）は、ドレイン方向の電界により加速さ
れ、図中矢印で示されるようにフローティングゲートＦ
Ｇの近傍に移動し、該ゲートＦＧと半導体基板の間に形
成された酸化膜（図示せず）中に注入され、そこに留ま
る。すなわち、フローティングゲートＦＧの近傍部分
（酸化膜）には正の電荷（ホール）が蓄積される。
て、ソース領域のフローティングゲートＦＧ近傍では該
ゲートＦＧ上の電荷により空乏層が変化し、該近傍部分
では電界が強まって、電子・ホール対が発生する。これ
によって、いわゆるバンド間トンネル電流が流れる。こ
のホール（＋）は、ドレイン方向の電界により加速さ
れ、図中矢印で示されるようにフローティングゲートＦ
Ｇの近傍に移動し、該ゲートＦＧと半導体基板の間に形
成された酸化膜（図示せず）中に注入され、そこに留ま
る。すなわち、フローティングゲートＦＧの近傍部分
（酸化膜）には正の電荷（ホール）が蓄積される。
【０００７】このようなオーバーイレーズ（過剰消去）
現象は、メモリの経年使用によりデータの書き込み／消
去を何度も繰り返している間に、一層顕著に現れる。そ
の結果、最終的に、ゲート端子ＶG （コントロールゲー
トＣＧ）に外部から電圧を印加しなくても（０ボル
ト）、該ゲート端子は等価的に正（＋）の電位に充電さ
れたオーバーイレーズ状態となる。
現象は、メモリの経年使用によりデータの書き込み／消
去を何度も繰り返している間に、一層顕著に現れる。そ
の結果、最終的に、ゲート端子ＶG （コントロールゲー
トＣＧ）に外部から電圧を印加しなくても（０ボル
ト）、該ゲート端子は等価的に正（＋）の電位に充電さ
れたオーバーイレーズ状態となる。
【０００８】従来、この『オーバーイレーズ』に対して
は、各セルのソース端子ＶS に印加するデータ消去用の
高電圧の電圧値のばらつきまたは変動を極力抑制するこ
とで対処していた。
は、各セルのソース端子ＶS に印加するデータ消去用の
高電圧の電圧値のばらつきまたは変動を極力抑制するこ
とで対処していた。
【０００９】
【発明が解決しようとする課題】フラッシュメモリで
は、データ消去時にはメモリセルの選択／非選択にかか
わらず一括して全セルに対しフローティングゲートＦＧ
からソース領域に電子を引き抜く動作が行われるので、
経年使用により、上述したような『オーバーイレーズ』
が発生する。
は、データ消去時にはメモリセルの選択／非選択にかか
わらず一括して全セルに対しフローティングゲートＦＧ
からソース領域に電子を引き抜く動作が行われるので、
経年使用により、上述したような『オーバーイレーズ』
が発生する。
【００１０】そのため、通常のデータ読み出し／書き込
み時において、たとえセルが非選択状態であっても、プ
ロセスのばらつきやフローティングゲートＦＧ上の電荷
量の変化に起因して、当該非選択セルのゲート電位がそ
のスレッショルド電圧を越えるレベルにまで上昇する可
能性がある。この可能性は、従来行われていたような対
策（例えば、消去用電圧の値のばらつきを抑制する等）
程度では排除することが極めて困難である。その結果、
当該非選択セルは等価的に選択された状態（誤選択状
態）となり、それによって、誤ったデータが読み出され
てしまうという問題が生じる。これは、フラッシュメモ
リとしての動作信頼性の低下につながり、好ましくな
い。
み時において、たとえセルが非選択状態であっても、プ
ロセスのばらつきやフローティングゲートＦＧ上の電荷
量の変化に起因して、当該非選択セルのゲート電位がそ
のスレッショルド電圧を越えるレベルにまで上昇する可
能性がある。この可能性は、従来行われていたような対
策（例えば、消去用電圧の値のばらつきを抑制する等）
程度では排除することが極めて困難である。その結果、
当該非選択セルは等価的に選択された状態（誤選択状
態）となり、それによって、誤ったデータが読み出され
てしまうという問題が生じる。これは、フラッシュメモ
リとしての動作信頼性の低下につながり、好ましくな
い。
【００１１】本発明は、上述した従来技術における課題
に鑑み、非選択セルが誤って選択される可能性を確実に
排除し、読み出し動作の信頼性を向上させることを目的
とする。
に鑑み、非選択セルが誤って選択される可能性を確実に
排除し、読み出し動作の信頼性を向上させることを目的
とする。
【００１２】
【課題を解決するための手段】本発明によれば、複数の
ワード線ＷＬ1 〜ＷＬm と、複数のビット線ＢＬ11〜Ｂ
Ｌ1k, ...,ＢＬn1〜ＢＬnkと、該各ワード線ＷＬ1 〜Ｗ
Ｌm およびビット線ＢＬ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬ
nkの交差個所に設けられ、閾値電圧を外部から電気的に
制御することができるＭＩＳトランジスタで構成された
複数の不揮発性メモリセルＭhij;Ｍ111 〜Ｍ1mk, ...,
Ｍn11 〜Ｍnmk と、読み出し時に、前記不揮発性メモリ
セルのソースに対して第１の電位の読出バイアス電圧を
印加するソース電源供給回路８とを具備し、読み出し動
作時における過剰消去による誤動作を防止するようにし
たことを特徴とする不揮発性半導体記憶装置が提供され
る。
ワード線ＷＬ1 〜ＷＬm と、複数のビット線ＢＬ11〜Ｂ
Ｌ1k, ...,ＢＬn1〜ＢＬnkと、該各ワード線ＷＬ1 〜Ｗ
Ｌm およびビット線ＢＬ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬ
nkの交差個所に設けられ、閾値電圧を外部から電気的に
制御することができるＭＩＳトランジスタで構成された
複数の不揮発性メモリセルＭhij;Ｍ111 〜Ｍ1mk, ...,
Ｍn11 〜Ｍnmk と、読み出し時に、前記不揮発性メモリ
セルのソースに対して第１の電位の読出バイアス電圧を
印加するソース電源供給回路８とを具備し、読み出し動
作時における過剰消去による誤動作を防止するようにし
たことを特徴とする不揮発性半導体記憶装置が提供され
る。
【００１３】
【作用】本発明の不揮発性半導体記憶装置によれば、ソ
ース電源供給回路８は、読み出し時に、不揮発性メモリ
セルのソースに対して第１の電位の読出バイアス電圧を
印加し、読み出し動作時における過剰消去による誤動作
を防止するようになっている。
ース電源供給回路８は、読み出し時に、不揮発性メモリ
セルのソースに対して第１の電位の読出バイアス電圧を
印加し、読み出し動作時における過剰消去による誤動作
を防止するようになっている。
【００１４】すなわち、本発明の不揮発性半導体記憶装
置によれば、メモリセルのソースに対して、メモリセル
のオーバーイレーズ現象に起因して生じる電界を打ち消
すような第１の電位の読出バイアス電圧を印加すること
によって、読み出し動作時に、非選択セルが誤って選択
されるのを防止するようになっている。その結果、本発
明によれば、不揮発性半導体記憶装置（フラッシュメモ
リ）の読み出し動作の信頼性を向上させることができ
る。
置によれば、メモリセルのソースに対して、メモリセル
のオーバーイレーズ現象に起因して生じる電界を打ち消
すような第１の電位の読出バイアス電圧を印加すること
によって、読み出し動作時に、非選択セルが誤って選択
されるのを防止するようになっている。その結果、本発
明によれば、不揮発性半導体記憶装置（フラッシュメモ
リ）の読み出し動作の信頼性を向上させることができ
る。
【００１５】
【実施例】以下、添付図面を参照して、本発明に係る不
揮発性半導体記憶装置の実施例を説明する。同図におい
て、参照符号１はメモリセルアレイ, ２はロウアドレス
バッファ, ３はロウデコーダ, ４はコラムアドレスバッ
ファ, ５はコラムデコーダ, ６はコラムゲート回路, ７
1 〜７n は書込・センス回路, そして, ８はソース電源
供給回路を示している。さらに、参照符号Ｍhij(Ｍ111
〜Ｍ1mk, ..., Ｍn1 1 Ｍnmk)は不揮発性メモリセル, Ｗ
Ｌ1 〜ＷＬm はワード線, ＢＬ11〜ＢＬ1k,...,ＢＬn1
〜ＢＬnkはビット線, そして, ＶS はメモリセルのソー
ス電圧を示している。
揮発性半導体記憶装置の実施例を説明する。同図におい
て、参照符号１はメモリセルアレイ, ２はロウアドレス
バッファ, ３はロウデコーダ, ４はコラムアドレスバッ
ファ, ５はコラムデコーダ, ６はコラムゲート回路, ７
1 〜７n は書込・センス回路, そして, ８はソース電源
供給回路を示している。さらに、参照符号Ｍhij(Ｍ111
〜Ｍ1mk, ..., Ｍn1 1 Ｍnmk)は不揮発性メモリセル, Ｗ
Ｌ1 〜ＷＬm はワード線, ＢＬ11〜ＢＬ1k,...,ＢＬn1
〜ＢＬnkはビット線, そして, ＶS はメモリセルのソー
ス電圧を示している。
【００１６】図１に示されるように、メモリセルアレイ
１は、複数のワード線ＷＬ1 〜ＷＬm,複数のビット線Ｂ
Ｌ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬnk, および, 各ワード
線およびビット線の交差個所に設けられ閾値電圧を外部
から電気的に制御することができるＭＩＳトランジスタ
で構成された複数の不揮発性メモリセルＭhij(Ｍ111〜
Ｍ1mk, ..., Ｍn11 〜Ｍnmk)を備えている。ここで、本
実施例においては、メモリセルアレイ１はｎ個のブロッ
クに分割され、各ブロックにはｋ×ｍ個のメモリセルが
配設されるようになっている。また、前述した図６およ
び図７に示されるように、各メモリセルＭhij は、閾値
電圧を外部から電気的に制御することができるＮチャネ
ル型のＭＯＳ（ＭＩＳ）トランジスタで構成されてい
る。
１は、複数のワード線ＷＬ1 〜ＷＬm,複数のビット線Ｂ
Ｌ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬnk, および, 各ワード
線およびビット線の交差個所に設けられ閾値電圧を外部
から電気的に制御することができるＭＩＳトランジスタ
で構成された複数の不揮発性メモリセルＭhij(Ｍ111〜
Ｍ1mk, ..., Ｍn11 〜Ｍnmk)を備えている。ここで、本
実施例においては、メモリセルアレイ１はｎ個のブロッ
クに分割され、各ブロックにはｋ×ｍ個のメモリセルが
配設されるようになっている。また、前述した図６およ
び図７に示されるように、各メモリセルＭhij は、閾値
電圧を外部から電気的に制御することができるＮチャネ
ル型のＭＯＳ（ＭＩＳ）トランジスタで構成されてい
る。
【００１７】ロウアドレスバッファ２は、アドレス信号
の内のロウアドレスＲＡＤのバッファリングを行い、ま
た、ロウデコーダ３は、該ロウアドレスをデコードして
ワード線ＷＬ1 〜ＷＬm のいずれか１本を選択する。同
様に、コラムアドレスバッファ４は、アドレス信号の内
のコラムアドレスＣＡＤのバッファリングを行い、ま
た、コラムデコーダ５は該コラムアドレスをデコードし
て上記各ブロック毎のビット線ＢＬi1〜ＢＬik（ＢＬ11
〜ＢＬ1k, ...,ＢＬn1〜ＢＬnk) に対応するコラム線Ｃ
Ｌ1 〜ＣＬk のいずれか１本を選択する。
の内のロウアドレスＲＡＤのバッファリングを行い、ま
た、ロウデコーダ３は、該ロウアドレスをデコードして
ワード線ＷＬ1 〜ＷＬm のいずれか１本を選択する。同
様に、コラムアドレスバッファ４は、アドレス信号の内
のコラムアドレスＣＡＤのバッファリングを行い、ま
た、コラムデコーダ５は該コラムアドレスをデコードし
て上記各ブロック毎のビット線ＢＬi1〜ＢＬik（ＢＬ11
〜ＢＬ1k, ...,ＢＬn1〜ＢＬnk) に対応するコラム線Ｃ
Ｌ1 〜ＣＬk のいずれか１本を選択する。
【００１８】コラムゲート回路６は、各ブロック毎のビ
ット線ＢＬi1〜ＢＬikに対応したトランスファゲート用
トランジスタＱi1〜Ｑik（Ｑ11〜Ｑ1k, ...,Ｑn1〜Ｑn
k) を有し、各トランジスタＱi1〜Ｑikは、それぞれ対
応するコラム線ＣＬ1 〜ＣＬkが選択された時にオンし
て選択ビット線ＢＬijをデータ線Ｄi に接続する。書込
・センス回路７1 〜７n は、それぞれ対応するデータ線
Ｄ1 〜Ｄn と外部の入出力データ線Ｉ／Ｏ1 〜Ｉ／Ｏn
との間で書き込みデータの増幅および読み出しデータの
センス増幅を行う。
ット線ＢＬi1〜ＢＬikに対応したトランスファゲート用
トランジスタＱi1〜Ｑik（Ｑ11〜Ｑ1k, ...,Ｑn1〜Ｑn
k) を有し、各トランジスタＱi1〜Ｑikは、それぞれ対
応するコラム線ＣＬ1 〜ＣＬkが選択された時にオンし
て選択ビット線ＢＬijをデータ線Ｄi に接続する。書込
・センス回路７1 〜７n は、それぞれ対応するデータ線
Ｄ1 〜Ｄn と外部の入出力データ線Ｉ／Ｏ1 〜Ｉ／Ｏn
との間で書き込みデータの増幅および読み出しデータの
センス増幅を行う。
【００１９】具体的に、例えば、コラム線ＣＬ1 が選択
されると、トランスファゲート用トランジスタＱ11, Ｑ
21, ...,Ｑn1がスイッチオンとなり、ビット線ＢＬ11,
ＢＬ 21, ...,ＢＬn1が選択され、さらに、ワード線ＷＬ
1 が選択されると、メモリセルＭ111,Ｍ211, ..., Ｍn
11 がデータ線Ｄ1 〜Ｄn を介してそれぞれ書込・セン
ス回路７1 〜７n に接続される。そして、メモリセルＭ
111,Ｍ211, ..., Ｍn11のデータが書込・センス回路７
1 〜７n によってセンスされて入出力データ線Ｉ／Ｏ1
〜Ｉ／Ｏn から出力され（読み出し動作）、或いは、入
出力データ線Ｉ／Ｏ1 〜Ｉ／Ｏn を介して供給されたデ
ータが書込・センス回路７1 〜７n によってメモリセル
Ｍ111,Ｍ211, ..., Ｍn11 に書き込まれる。
されると、トランスファゲート用トランジスタＱ11, Ｑ
21, ...,Ｑn1がスイッチオンとなり、ビット線ＢＬ11,
ＢＬ 21, ...,ＢＬn1が選択され、さらに、ワード線ＷＬ
1 が選択されると、メモリセルＭ111,Ｍ211, ..., Ｍn
11 がデータ線Ｄ1 〜Ｄn を介してそれぞれ書込・セン
ス回路７1 〜７n に接続される。そして、メモリセルＭ
111,Ｍ211, ..., Ｍn11のデータが書込・センス回路７
1 〜７n によってセンスされて入出力データ線Ｉ／Ｏ1
〜Ｉ／Ｏn から出力され（読み出し動作）、或いは、入
出力データ線Ｉ／Ｏ1 〜Ｉ／Ｏn を介して供給されたデ
ータが書込・センス回路７1 〜７n によってメモリセル
Ｍ111,Ｍ211, ..., Ｍn11 に書き込まれる。
【００２０】メモリセルのソース電圧ＶS は、各メモリ
セルＭhij のソースに対して共通に供給され、メモリの
動作モードに応じてその電圧値が選択して出力されるよ
うになっている。すなわち、本実施例において、ソース
電圧ＶS は、例えば、データ消去時には消去バイアス電
圧（ＶPP：１２ボルト）に設定され、データ書き込み時
には書込バイアス電圧（０ボルト）に設定され、そし
て、データ読み出し時には読出バイアス電圧（２ボル
ト）に設定されている。また、メモリセルのドレイン電
圧ＶD （例えば、３ボルト）は、選択されたビット線
（例えば、ＢＬ11) に接続されたメモリセルＭ111,Ｍ
121, ..., Ｍ1m1 のドレインに対し、データ線Ｄ 1 およ
びトランスファゲート用トランジスタＱ11を介して書込
・センス回路７1から供給される。ここで、データ読み
出し時におけるソース電圧（読出バイアス電圧）を２ボ
ルトに設定するのは、図７を参照して説明した『オーバ
ーイレーズ』によるフローティングゲートＦＧの近傍部
分（酸化膜）に蓄積された正の電荷（ホール）の影響を
打ち消すためであり、また、ドレイン電圧ＶD を、例え
ば、３ボルトに設定するのは、２ボルトのソース電圧Ｖ
S に対してメモリセルを正常に動作させるためである。
セルＭhij のソースに対して共通に供給され、メモリの
動作モードに応じてその電圧値が選択して出力されるよ
うになっている。すなわち、本実施例において、ソース
電圧ＶS は、例えば、データ消去時には消去バイアス電
圧（ＶPP：１２ボルト）に設定され、データ書き込み時
には書込バイアス電圧（０ボルト）に設定され、そし
て、データ読み出し時には読出バイアス電圧（２ボル
ト）に設定されている。また、メモリセルのドレイン電
圧ＶD （例えば、３ボルト）は、選択されたビット線
（例えば、ＢＬ11) に接続されたメモリセルＭ111,Ｍ
121, ..., Ｍ1m1 のドレインに対し、データ線Ｄ 1 およ
びトランスファゲート用トランジスタＱ11を介して書込
・センス回路７1から供給される。ここで、データ読み
出し時におけるソース電圧（読出バイアス電圧）を２ボ
ルトに設定するのは、図７を参照して説明した『オーバ
ーイレーズ』によるフローティングゲートＦＧの近傍部
分（酸化膜）に蓄積された正の電荷（ホール）の影響を
打ち消すためであり、また、ドレイン電圧ＶD を、例え
ば、３ボルトに設定するのは、２ボルトのソース電圧Ｖ
S に対してメモリセルを正常に動作させるためである。
【００２１】図２は図１の不揮発性半導体記憶装置にお
ける書込・センス回路の一例を示す回路図である。図２
に示されるように、書込・センス回路７1 は、抵抗Ｒ71
〜Ｒ74, Ｎチャネル型ＭＯＳトランジスタＴ71, Ｔ72,
Ｐチャネル型ＭＯＳトランジスタＴ73, および, インバ
ータＩ70を備えている。ここで、書込・センス回路７2
〜７n は、書込・センス回路７1 と同様に構成されてい
る。
ける書込・センス回路の一例を示す回路図である。図２
に示されるように、書込・センス回路７1 は、抵抗Ｒ71
〜Ｒ74, Ｎチャネル型ＭＯＳトランジスタＴ71, Ｔ72,
Ｐチャネル型ＭＯＳトランジスタＴ73, および, インバ
ータＩ70を備えている。ここで、書込・センス回路７2
〜７n は、書込・センス回路７1 と同様に構成されてい
る。
【００２２】書込・センス回路７1 において、抵抗Ｒ71
およびＲ72の接続個所であるノードＮ1 の電位は、例え
ば、４ボルトとされ、また、トランジスタＴ71およびＴ
72のドレインであり、データ線Ｄ1 に接続されるノード
Ｎ2 の電位は、例えば、３ボルトとされている。すなわ
ち、メモリの読み出し動作時において、選択されたビッ
ト線に接続されるメモリセルのドレイン電圧は、３ボル
トに設定されるようになっている。
およびＲ72の接続個所であるノードＮ1 の電位は、例え
ば、４ボルトとされ、また、トランジスタＴ71およびＴ
72のドレインであり、データ線Ｄ1 に接続されるノード
Ｎ2 の電位は、例えば、３ボルトとされている。すなわ
ち、メモリの読み出し動作時において、選択されたビッ
ト線に接続されるメモリセルのドレイン電圧は、３ボル
トに設定されるようになっている。
【００２３】図３は図１の不揮発性半導体記憶装置にお
けるソース電源供給回路８の一例を示すブロック回路図
である。同図において、参照符号81は電源切換回路, 82
は読出バイアス電圧発生回路, 83は書込バイアス電圧発
生回路, そして, 84は消去バイアス電圧発生回路を示し
ている。メモリの読み出し動作時において、ソース電源
供給回路８は、読出バイアス電圧発生回路82の出力（２
ボルト）を選択して、各メモリセルＭhij(Ｍ111 〜Ｍ1m
k, ..., Ｍn11 〜Ｍnmk)のソースに印加する。また、メ
モリの書き込み動作時において、ソース電源供給回路８
は、書込バイアス電圧発生回路83の出力（０ボルト）を
選択して、各メモリセルＭhij のソースに印加する。そ
して、メモリの消去動作時において、ソース電源供給回
路８は、消去バイアス電圧発生回路84の出力（１２ボル
ト）を選択して、各メモリセルＭhij のソースに印加す
るようになっている。ここで、書込バイアス電圧発生回
路83は、単に、低電位の電源線（Ｖss）に接続するだけ
で構成してもよい。
けるソース電源供給回路８の一例を示すブロック回路図
である。同図において、参照符号81は電源切換回路, 82
は読出バイアス電圧発生回路, 83は書込バイアス電圧発
生回路, そして, 84は消去バイアス電圧発生回路を示し
ている。メモリの読み出し動作時において、ソース電源
供給回路８は、読出バイアス電圧発生回路82の出力（２
ボルト）を選択して、各メモリセルＭhij(Ｍ111 〜Ｍ1m
k, ..., Ｍn11 〜Ｍnmk)のソースに印加する。また、メ
モリの書き込み動作時において、ソース電源供給回路８
は、書込バイアス電圧発生回路83の出力（０ボルト）を
選択して、各メモリセルＭhij のソースに印加する。そ
して、メモリの消去動作時において、ソース電源供給回
路８は、消去バイアス電圧発生回路84の出力（１２ボル
ト）を選択して、各メモリセルＭhij のソースに印加す
るようになっている。ここで、書込バイアス電圧発生回
路83は、単に、低電位の電源線（Ｖss）に接続するだけ
で構成してもよい。
【００２４】読出バイアス電圧発生回路82は、抵抗Ｒ8
1, Ｒ82, Ｒ83, Ｐチャネル型ＭＯＳトランジスタＴ80
を備えている。ここで、抵抗Ｒ82およびＲ83の接続個所
であるノードＮ3 の電位は、例えば、３ボルトとされ、
また、抵抗Ｒ81およびトランジスタＴ80の接続個所であ
るノードＮ4 の電位は、例えば、２ボルトとされてい
る。そして、この２ボルトの読出バイアス電圧発生回路
82の出力電圧は、メモリの読み出し動作時に選択され
て、各メモリセルＭhij のソースに印加される。
1, Ｒ82, Ｒ83, Ｐチャネル型ＭＯＳトランジスタＴ80
を備えている。ここで、抵抗Ｒ82およびＲ83の接続個所
であるノードＮ3 の電位は、例えば、３ボルトとされ、
また、抵抗Ｒ81およびトランジスタＴ80の接続個所であ
るノードＮ4 の電位は、例えば、２ボルトとされてい
る。そして、この２ボルトの読出バイアス電圧発生回路
82の出力電圧は、メモリの読み出し動作時に選択され
て、各メモリセルＭhij のソースに印加される。
【００２５】ここで、図３の読出バイアス電圧発生回路
82において、読出バイアス電圧を２ボルトに設定するの
は、前述したように、『オーバーイレーズ』による誤動
作を防止するためである。また、図２に示す書込・セン
ス回路７1 において、メモリの読み出し動作時に選択さ
れたビット線に印加する電圧（ドレイン電圧ＶD ）を３
ボルトに設定するのは、２ボルトのソース電圧ＶS に対
してメモリセルを正常に動作させるためである。
82において、読出バイアス電圧を２ボルトに設定するの
は、前述したように、『オーバーイレーズ』による誤動
作を防止するためである。また、図２に示す書込・セン
ス回路７1 において、メモリの読み出し動作時に選択さ
れたビット線に印加する電圧（ドレイン電圧ＶD ）を３
ボルトに設定するのは、２ボルトのソース電圧ＶS に対
してメモリセルを正常に動作させるためである。
【００２６】図４は図１の不揮発性半導体記憶装置の読
み出し動作を従来例と比較して説明するための図であ
り、同図(a) は従来のフラッシュメモリを示し、同図
(b) は本発明のフラッシュメモリを示している。また、
図５は図４に示す従来例および本発明の不揮発性半導体
記憶装置における動作電圧を比較して示す図である。
尚、図４(a) および(b) においては、説明を簡略化する
ために、４つのメモリセルを含む場合を示し、また、メ
モリセルＭ11を選択セルとし、他のメモリセルＭ12,Ｍ
21, Ｍ22を非選択セルと仮定している。
み出し動作を従来例と比較して説明するための図であ
り、同図(a) は従来のフラッシュメモリを示し、同図
(b) は本発明のフラッシュメモリを示している。また、
図５は図４に示す従来例および本発明の不揮発性半導体
記憶装置における動作電圧を比較して示す図である。
尚、図４(a) および(b) においては、説明を簡略化する
ために、４つのメモリセルを含む場合を示し、また、メ
モリセルＭ11を選択セルとし、他のメモリセルＭ12,Ｍ
21, Ｍ22を非選択セルと仮定している。
【００２７】まず、第４図(a) および第５図に示される
ように、従来のフラッシュメモリにおいては、図６およ
び図７を参照して説明したのと同様に、メモリセルＭ11
のデータを読み出す場合（メモリの読み出し動作時）に
は、全てのメモリセルＭ11,Ｍ12, Ｍ21, Ｍ22のソース
電極Ｓ1,Ｓ2,Ｓ3,Ｓ4 に０ボルト（Ｖss) の電圧を印加
し、メモリセルＭ11, Ｍ12のゲート電極Ｇ11, Ｇ12（選
択ワード線ＷＬ1)を５ボルトとし、且つ、メモリセルＭ
11, Ｍ21のドレイン電極Ｄ11, Ｄ21（選択ビット線ＢＬ
1)を１ボルトとする。ここで、非選択ワード線ＷＬ2(メ
モリセルＭ21,Ｍ22のゲート電極Ｇ21, Ｇ22）には、０
ボルト（Ｖss) の電圧が印加され、また、非選択ビット
線ＢＬ2(メモリセルＭ12, Ｍ22のドレイン電極Ｄ12, Ｄ
22）は、オープン状態とされる。このとき、例えば、非
選択のメモリセルＭ21がオーバーイレーズ状態のセルだ
とすると、図７を参照して説明したように、該メモリセ
ルＭ21が誤って選択される危険がある。
ように、従来のフラッシュメモリにおいては、図６およ
び図７を参照して説明したのと同様に、メモリセルＭ11
のデータを読み出す場合（メモリの読み出し動作時）に
は、全てのメモリセルＭ11,Ｍ12, Ｍ21, Ｍ22のソース
電極Ｓ1,Ｓ2,Ｓ3,Ｓ4 に０ボルト（Ｖss) の電圧を印加
し、メモリセルＭ11, Ｍ12のゲート電極Ｇ11, Ｇ12（選
択ワード線ＷＬ1)を５ボルトとし、且つ、メモリセルＭ
11, Ｍ21のドレイン電極Ｄ11, Ｄ21（選択ビット線ＢＬ
1)を１ボルトとする。ここで、非選択ワード線ＷＬ2(メ
モリセルＭ21,Ｍ22のゲート電極Ｇ21, Ｇ22）には、０
ボルト（Ｖss) の電圧が印加され、また、非選択ビット
線ＢＬ2(メモリセルＭ12, Ｍ22のドレイン電極Ｄ12, Ｄ
22）は、オープン状態とされる。このとき、例えば、非
選択のメモリセルＭ21がオーバーイレーズ状態のセルだ
とすると、図７を参照して説明したように、該メモリセ
ルＭ21が誤って選択される危険がある。
【００２８】これに対して、第４図(b) および第５図に
示されるように、本発明のフラッシュメモリにおいて
は、メモリセルＭ11のデータを読み出す場合（メモリの
読み出し動作時）には、例えば、全てのメモリセル
Ｍ11, Ｍ12, Ｍ21, Ｍ22のソース電極Ｓ1,Ｓ2,Ｓ3,Ｓ4
に２ボルト（Ｖss) の電圧（読出バイアス電圧ＶS ）を
印加し、メモリセルＭ11, Ｍ12のゲート電極Ｇ11, Ｇ12
（選択ワード線ＷＬ1)を５ボルトとし、且つ、メモリセ
ルＭ11, Ｍ21のドレイン電極Ｄ11, Ｄ21（選択ビット線
ＢＬ1)を３ボルトとする。ここで、非選択ワード線ＷＬ
2(メモリセルＭ21, Ｍ 22のゲート電極Ｇ21, Ｇ22）に
は、０ボルト（Ｖss) の電圧が印加され、また、非選択
ビット線ＢＬ2(メモリセルＭ12, Ｍ22のドレイン電極Ｄ
12, Ｄ22）は、オープン状態とされる。このとき、例え
ば、非選択のメモリセルＭ21がオーバーイレーズ状態の
セルだとしても、読み出し動作時に印加される２ボルト
のソース電圧ＶS によって、『オーバーイレーズ』によ
るフローティングゲートＦＧの近傍部分（酸化膜）に蓄
積された正の電荷（ホール）の影響を打ち消すことがで
き、非選択状態とすることができる。尚、選択ビット線
ＢＬ1(メモリセルＭ11, Ｍ21のドレイン電極Ｄ11,
Ｄ21) の電圧を３ボルトとするのは、２ボルトのソース
電圧ＶS に対してメモリセル（選択セルＭ11）を正常に
動作させるためである。尚、上述した読出バイアス電圧
ＶS および選択ビット線ＢＬ1 の電圧等は、それぞれ、
２ボルトおよび３ボルトに限定されるものではなく、不
揮発性半導体記憶装置の構成によって適切な値が選択さ
れるのはいうまでもない。
示されるように、本発明のフラッシュメモリにおいて
は、メモリセルＭ11のデータを読み出す場合（メモリの
読み出し動作時）には、例えば、全てのメモリセル
Ｍ11, Ｍ12, Ｍ21, Ｍ22のソース電極Ｓ1,Ｓ2,Ｓ3,Ｓ4
に２ボルト（Ｖss) の電圧（読出バイアス電圧ＶS ）を
印加し、メモリセルＭ11, Ｍ12のゲート電極Ｇ11, Ｇ12
（選択ワード線ＷＬ1)を５ボルトとし、且つ、メモリセ
ルＭ11, Ｍ21のドレイン電極Ｄ11, Ｄ21（選択ビット線
ＢＬ1)を３ボルトとする。ここで、非選択ワード線ＷＬ
2(メモリセルＭ21, Ｍ 22のゲート電極Ｇ21, Ｇ22）に
は、０ボルト（Ｖss) の電圧が印加され、また、非選択
ビット線ＢＬ2(メモリセルＭ12, Ｍ22のドレイン電極Ｄ
12, Ｄ22）は、オープン状態とされる。このとき、例え
ば、非選択のメモリセルＭ21がオーバーイレーズ状態の
セルだとしても、読み出し動作時に印加される２ボルト
のソース電圧ＶS によって、『オーバーイレーズ』によ
るフローティングゲートＦＧの近傍部分（酸化膜）に蓄
積された正の電荷（ホール）の影響を打ち消すことがで
き、非選択状態とすることができる。尚、選択ビット線
ＢＬ1(メモリセルＭ11, Ｍ21のドレイン電極Ｄ11,
Ｄ21) の電圧を３ボルトとするのは、２ボルトのソース
電圧ＶS に対してメモリセル（選択セルＭ11）を正常に
動作させるためである。尚、上述した読出バイアス電圧
ＶS および選択ビット線ＢＬ1 の電圧等は、それぞれ、
２ボルトおよび３ボルトに限定されるものではなく、不
揮発性半導体記憶装置の構成によって適切な値が選択さ
れるのはいうまでもない。
【００２９】
【発明の効果】以上、詳述したように、本発明の不揮発
性半導体記憶装置によれば、メモリの読み出し動作時
に、メモリセルのソースに対して所定の電位の読出バイ
アス電圧を印加することによって、非選択セルが誤って
選択される可能性を確実に排除し、読み出し動作の信頼
性を向上させることができる。
性半導体記憶装置によれば、メモリの読み出し動作時
に、メモリセルのソースに対して所定の電位の読出バイ
アス電圧を印加することによって、非選択セルが誤って
選択される可能性を確実に排除し、読み出し動作の信頼
性を向上させることができる。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示すブロック回路図である。
例を示すブロック回路図である。
【図２】図１の不揮発性半導体記憶装置における書込・
センス回路の一例を示す回路図である。
センス回路の一例を示す回路図である。
【図３】図１の不揮発性半導体記憶装置におけるソース
電源供給回路の一例を示すブロック回路図である。
電源供給回路の一例を示すブロック回路図である。
【図４】図１の不揮発性半導体記憶装置の読み出し動作
を従来例と比較して説明するための図である。
を従来例と比較して説明するための図である。
【図５】図４に示す従来例および本発明の不揮発性半導
体記憶装置における動作電圧を比較して示す図である。
体記憶装置における動作電圧を比較して示す図である。
【図６】フラッシュメモリのセルトランジスタの構成を
示す図である。
示す図である。
【図７】図６のセルトランジスタにおいて生じるオーバ
ーイレーズ現象を説明するための図である。
ーイレーズ現象を説明するための図である。
１…メモリセルアレイ ２…ロウアドレスバッファ ３…ロウデコーダ ４…コラムアドレスバッファ ５…コラムデコーダ ６…コラムゲート回路 ７1 〜７n …書込・センス回路 ８…ソース電源供給回路 81…電源切換回路 82…読出バイアス電圧発生回路 83…書込バイアス電圧発生回路 84…消去バイアス電圧発生回路 Ｍhij;Ｍ111 〜Ｍ1mk, ..., Ｍn11 〜Ｍnmk …不揮発性
メモリセル Ｖs …メモリセルのソース電圧 ＷＬ1 〜ＷＬm …ワード線 ＢＬ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬnk…ビット線
メモリセル Ｖs …メモリセルのソース電圧 ＷＬ1 〜ＷＬm …ワード線 ＢＬ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬnk…ビット線
Claims (5)
- 【請求項１】 複数のワード線（ＷＬ1 〜ＷＬm)と、 複数のビット線（ＢＬ11〜ＢＬ1k, ...,ＢＬn1〜ＢＬn
k) と、 該各ワード線およびビット線の交差個所に設けられ、閾
値電圧を外部から電気的に制御することができるＭＩＳ
トランジスタで構成された複数の不揮発性メモリセル
（Ｍhij;Ｍ111 〜Ｍ1mk, ..., Ｍn11 〜Ｍnmk)と、 読み出し時に、前記不揮発性メモリセルのソースに対し
て第１の電位の読出バイアス電圧を印加するソース電源
供給回路（８）とを具備し、読み出し動作時における過
剰消去による誤動作を防止するようにしたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記不揮発性半導体記憶装置は、フラッ
シュメモリであることを特徴とする請求項１の不揮発性
半導体記憶装置。 - 【請求項３】 前記不揮発性メモリセルはＮチャネル型
トランジスタで構成され、且つ、前記読出バイアス電圧
は所定の正電位を有していること特徴とする請求項１の
不揮発性半導体記憶装置。 - 【請求項４】 前記ソース電源供給回路（８）は、前記
読出バイアス電圧を発生する読出バイアス電圧発生回路
（82) と、 第２の電位の書込バイアス電圧を発生する書込バイアス
電圧発生回路（83) と、 第３の電位の消去バイアス電圧を発生する消去バイアス
電圧発生回路（84) と、 読み出し動作, 書き込み動作, および, 消去動作に応じ
て、前記読出バイアス電圧, 前記書込バイアス電圧, お
よび, 前記消去バイアス電圧を選択して出力する電源切
換回路(81)とを具備すること特徴とする請求項１の不揮
発性半導体記憶装置。 - 【請求項５】 前記不揮発性半導体記憶装置は、さら
に、前記不揮発性メモリセルのドレインに第４の電位の
ドレイン電圧を印加する書込・センス回路（７ 1;７1 〜
７n)を具備することを特徴とする請求項４の不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049093A JPH06176586A (ja) | 1992-03-19 | 1993-03-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-64162 | 1992-03-19 | ||
| JP6416292 | 1992-03-19 | ||
| JP6049093A JPH06176586A (ja) | 1992-03-19 | 1993-03-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176586A true JPH06176586A (ja) | 1994-06-24 |
Family
ID=26401562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049093A Pending JPH06176586A (ja) | 1992-03-19 | 1993-03-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176586A (ja) |
-
1993
- 1993-03-19 JP JP6049093A patent/JPH06176586A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5388069A (en) | Nonvolatile semiconductor memory device for preventing erroneous operation caused by over-erase phenomenon | |
| JP3888808B2 (ja) | Ｎａｎｄ型不揮発性メモリ | |
| US6999365B2 (en) | Semiconductor memory device and current mirror circuit | |
| US5790456A (en) | Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window | |
| US5966332A (en) | Floating gate memory cell array allowing cell-by-cell erasure | |
| US6947325B2 (en) | Non-volatile semiconductor memory device and controlling method of the same | |
| JPH10228784A (ja) | 不揮発性半導体記憶装置 | |
| US9514826B2 (en) | Programming method for NAND-type flash memory | |
| KR19980071029A (ko) | 데이타 오기입 방지능력이 있는 비휘발성 반도체 메모리 | |
| US5347486A (en) | Nonvolatile memory device having self-refresh function | |
| JP2001319486A (ja) | 不揮発性半導体記憶装置 | |
| KR19990014206A (ko) | 불휘발성 반도체 기억장치 | |
| JP3615009B2 (ja) | 半導体記憶装置 | |
| KR950008674B1 (ko) | 불휘발성 반도체 기억장치 및 그의 데이타소거방법 | |
| JP4698605B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| JP4672673B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| KR930004488B1 (ko) | 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 | |
| EP0443777A2 (en) | Write circuit for non-volatile memory device | |
| JP2735498B2 (ja) | 不揮発性メモリ | |
| US7031194B2 (en) | Nonvolatile semiconductor memory and method for controlling the same | |
| JP3263636B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH06176586A (ja) | 不揮発性半導体記憶装置 | |
| JPH0567758A (ja) | 不揮発性半導体記憶装置 | |
| KR101610176B1 (ko) | 반도체 메모리 장치 및 그것을 소거하는 방법 | |
| JPH09306191A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |