JPH0616855U - マルチｃｐｕラインセンサコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 低コストでありながら、多数の列の製品を高
速に検査することができ、或いは、１列の製品の多数の
検査項目について高速に検査することのできるラインセ
ンサコントローラを提供する。 【構成】 １台のラインセンサカメラ１１の生成する線
画像を複数のスレーブＣＰＵ２０，２１，２２，２３で
分担して処理する。このとき、各スレーブＣＰＵ毎に異
なる基準値により２値化を行ない、異なる判定基準によ
り判定を行なう。また、同一の線画像を複数のスレーブ
ＣＰＵに送り込み、各ＣＰＵ毎に異なる基準値により２
値化し、異なる判定基準により判定を行なう。これによ
り、複数の検査対象物を同時に、又は、１個の判定対象
物について複数の検査項目を同時に、処理することがで
きる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ラインを流れる製品の検査や選別等を行なう装置に使用されるライ ンセンサのコントローラに関する。

【０００２】

【従来の技術】

多数の製品を製造するラインでは、１本のベルトを複数の列に分割した各列に 、或いは複数のベルトにそれぞれ、製品を流して、製造スピードを上げることが 多い。このようなラインを流れる製品の大きさや外観の検査（傷、汚れ、形状、 製品の有無等）を行なう場合、従来は、例えば図３に示すように、複数の列３３ に対して１台のラインセンサカメラ１１と１台のコントローラ（図示せず）のみ を用い、カメラ１１が撮影した画像をそのコントローラのＣＰＵが時間的に直列 的に処理するか、或いは、高速処理が必要な場合は列３３の数と同じ数（図３の 例では６台）のカメラとコントローラを設け、完全に並列的に画像処理を行なっ ていた。

【０００３】 また、このように製品が複数の列を並行に流れるのでなく、図５に示すように 製品５０が１列で流れる場合であっても、検査項目が複数にわたる場合、例えば 、外形を検査すると同時に傷や汚れ等５１、５２、５３をも検査する必要がある 場合は、１台のラインセンサカメラ５４が撮影した画像について、１台のコント ローラが時間的に直列に各検査項目について画像処理を行なうようにしていた。

【０００４】

【考案が解決しようとする課題】

しかし、製品が複数列で流れる図３のような検査ラインの場合、１台のカメラ １１と１台のコントローラのみによる処理では、製品の数が極めて多くなって、 同時に流れる製品の列３３の数が非常に多くなった場合には、１台のＣＰＵが処 理すべきデータ処理量はその列数倍（ｎ倍）だけ増加するため、処理速度は１／ ｎとなり、確実な検査を行なうことが困難となる。また、高速処理が必要とされ る場合には列数分のカメラ１１及びコントローラが必要になるが、これはコスト 的に困難な場合が多い。図５のように製品５０は１列で流れるが、検査項目が多 い場合も同様であり、検査を行なうべき項目の数が増加するに従い、製品５０の 移動速度を低下させざるを得なくなり、検査工程がネックとなって生産性を著し く阻害することとなる。

【０００５】 本考案はこのような課題を解決するために成されたものであり、その目的とす るところは低コストでありながら、多数の列の製品を高速に検査することができ 、或いは、１列の製品の多数の検査項目について高速に検査することのできるラ インセンサコントローラを提供することにある。

【０００６】

【課題を解決するための手段】

上記課題を解決するために成された本考案に係るマルチＣＰＵラインセンサコ ントローラは、 ａ）１台のラインセンサカメラと、 ｂ）ラインセンサカメラで撮影される線画像の各画素のアドレスを表わすアド レス信号を発生するタイミング回路と、 ｃ）アドレス信号に基づき、ラインセンサカメラで撮影された線画像の中の所 定の部分を取り込み、画像処理を行なう複数のスレーブＣＰＵと、 ｄ）１台のマスターＣＰＵと、 ｅ）ラインセンサカメラ、全スレーブＣＰＵ及びマスターＣＰＵを接続するビ デオデータバスと、 ｆ）ラインセンサカメラ、タイミング回路、全スレーブＣＰＵ及びマスターＣ ＰＵを接続するビデオアドレスバスと、 ｇ）マスターＣＰＵ及び全スレーブＣＰＵを接続する制御バスと、 ｈ）全スレーブＣＰＵ及びマスターＣＰＵを接続する判定結果信号バスと を備えることを特徴としている。

【０００７】

【作用】 ラインセンサカメラが検査対象物等を撮影し、生成した線画像のデータは、ビ デオデータバスに送出される。それと同時に、線画像の各画素のアドレスのデー タがタイミング回路からアドレス信号としてビデオアドレスバスに送出される。 各スレーブＣＰＵは、マスターＣＰＵにより設定された（後述するように、各ス レーブＣＰＵ毎に予め設定値を設けておいてもよい）アドレス範囲内のビデオデ ータのみを取り込み、画像処理及び判定等を行なう。この画像処理及び判定の内 容も、マスターＣＰＵが制御バスを通じて各スレーブＣＰＵ毎に別個に設定する ことができるし、各スレーブ毎に予め設定しておいてもよい。各スレーブＣＰＵ では、判定した結果を判定結果信号バスに送出し、マスターＣＰＵがそれを入力 して、多数の製品に関する統計処理や総合判定等を行なう。

【０００８】 なお、本考案のシステムはこの他にも各種態様で実施することができるが、そ れらは次の実施例の中で説明する。

【０００９】

【実施例】

本考案の一実施例として、サヤ豆類（例えばインゲン）の選別装置を図１〜図 ４により説明する。本実施例は図１に示すように、ｎ個のスレーブＣＰＵ２０， ２１，…，２３，２４によりシステムを構成しており、１台のラインセンサカメ ラ１１により撮影された画像をｎ個のスレーブＣＰＵ２０，２１，…，２３，２ ４により分割して、並列で処理するようになっている。本実施例のシステムは次 のものから構成されている。

【００１０】 ラインセンサカメラ１１：図３に示すように、ラインを複数の列３３で流れて くるサヤ豆類３８を撮影する。図１ではレンズを用いた縮小型のものを使用して いるが、密着型のものを使用することもできる。 タイミング回路１３：ラインセンサカメラ１１を動作させるためのクロック信 号やスタート信号などのカメラ制御信号、及び、線画像を構成する各画素のアド レスを表わすビデオアドレス信号を発生する。 シグナルコンディショニング回路１２：ラインセンサカメラ１１から出力され る画像信号を適当な振幅の電圧に増幅するアンプ部及びＡ／Ｄ変換部を備える。 その他に、必要に応じて、ノイズフィルタを設けてもよい。

【００１１】 マスターＣＰＵ１４：各スレーブＣＰＵ２０，２１，…，２３，２４の動作条 件や判定条件を設定したり、スレーブＣＰＵ２０，２１，…，２３，２４から出 力される判定結果信号を受けて、統計処理や総合判定等を行なう。マスターＣＰ Ｕ１４には、ＲＯＭ、ＲＡＭの他、電池でバックアップされたメモリである二次 記憶部、外部のパーソナルコンピュータ等とプログラムやデータを通信するため の通信回路、判定結果やデータを表示する表示回路、判定結果やデータを外部の シーケンサ等に伝達し、アラーム信号をブザー、ランプ等に出力するための外部 出力回路、外部からの検査スタート信号等を入力するための入力回路等１５を備 える。さらに、条件設定用のスイッチもこのマスターＣＰＵ１４に備えられてい る。

【００１２】 バス：マスターＣＰＵ１４と各スレーブＣＰＵ２０，２１，…，２３，２４、 タイミング回路１３及びシグナルコンディショニング回路１２を接続し、マスタ ーＣＰＵ１４の制御信号を各部に送信する制御バス１６；ラインセンサカメラ１ １が生成する画像信号を各部に送信するビデオデータバス１８；各画素のビデオ データのアドレスを表わすビデオアドレス信号を各部に供給するビデオアドレス バス１７；各スレーブＣＰＵ２０，２１，…，２３，２４で生成された判定結果 信号を授受するための判定結果バス１９の各バスが設けられている。

【００１３】 スレーブＣＰＵ２０，２１，…，２３，２４：上記の通り、本システムではｎ 個設けられている。それぞれ、ビデオアドレスバス１７上のビデオアドレス信号 に基づき、ラインセンサカメラ１１からの画像信号の内、予め定められた部分の 画像信号を取り込む。そして、マスターＣＰＵ１４により設定された基準、又は 各スレーブＣＰＵ２０，２１，…，２３，２４毎に予め定められた基準に従って 画像処理及び判定を行ない、判定結果を判定結果バス１９に送出する。 各スレーブＣＰＵ２０，２１，…，２３，２４の内部は図２に示すようになっ ており、画像処理や判定を行なう中央処理部（ＣＰＵ回路）２５を中心に構成さ れている。中央処理部２５は個別のＣＰＵ、ＲＯＭ、ＲＡＭチップで構成しても よいし、それらを１チップ上に搭載した１チップマイコンを使用してもよい。ス レーブＣＰＵ２０，２１，…，２３，２４にはその他に、マスターＣＰＵ１４か らの制御情報（例えば動作、判定条件等）を受け取ったり、スレーブＣＰＵ２０ ，２１，…，２３，２４の動作状況をマスターＣＰＵ１４に連絡するための制御 Ｉ／Ｆ２８、ビデオデータの画素位置を示すビデオアドレスと、マスターＣＰＵ １４により指示された各スレーブＣＰＵ２０，２１，…，２３，２４が処理すべ きアドレス範囲とを比較し、範囲内であればビデオデータを取り込むために必要 なクロック等の発生を行なうビデオアドレス比較回路２６と、ビデオアドレス比 較回路２６の発生するクロック等に同期してビデオデータを２値化し、明暗の変 化点を検出して、変化点のアドレスをビデオデータメモリ２９に書き込む制御を 行なう書き込み制御装置能を持つビデオ処理回路２７、判定結果をマスターＣＰ Ｕに返すための判定出力部３０、それに、スレーブＣＰＵ２０，２１，…，２３ ，２４がそれぞれ直接に外部機器とデータを授受するための外部入出力回路３１ を備えている。

【００１４】 なお、ビデオアドレスの指定や判定方法の指示は、検査対象や方法が確立して いる用途の場合等には、マスターＣＰＵ１４からの設定ではなく、スレーブＣＰ Ｕ２０，２１，…，２３，２４毎に設けられたスイッチにより設定したり、スレ ーブＣＰＵ２０，２１，…，２３，２４のＲＯＭに予め書き込んでおくこともで きる。このような場合には、マスターＣＰＵ１４を設けない構成をとることもで きる。

【００１５】 図３に、本実施例の選別装置が設置されるサヤ豆の選別ラインの斜視図を示す 。検査対象であるサヤ豆３８は６列に分割されたベルト上を流され、１本のベル トが終わり、サヤ豆３８が次のベルトに乗り移る箇所の両ベルトの間の隙間３７ の上下に、ラインセンサカメラ１１と光源３６が設けられている。なお、このよ うなベルトの間の隙間３７を使用するのではなく、ベルトの終端で落下するサヤ 豆を撮影してもよいし、１本のベルトの上部に光源とラインセンサカメラを設け 、反射光によりサヤ豆を撮影するようにしてもよい。

【００１６】 ラインセンサカメラ１１で撮影された画像は、図４（ａ）に示すように、光源 のムラやレンズの周辺減光現象により、一般に中央部よりも周辺部が暗くなって おり、線４０で示すように全部分を一定の閾値で２値化すると、サヤ豆の幅の値 に誤差が生じたり、列毎にＳＮ比が異なるということが生じる。そのため、図４ （ｂ）の線４１で示すように、列毎に閾値を変化させるシェーディング補正を加 えることにより、幅の測定値の誤差やＳＮ比のばらつきが補正され、各列の測定 条件が補正されて各サヤ豆の幅等が正しく判定される。

【００１７】 また、周辺部と中央部とではレンズの持つ歪曲歪による誤差もあり、正確な判 定を要求される選別装置の場合には歪曲歪を考慮した画素の位置による段階的な 補正を必要とするが、この計算は非常に複雑である。このため、このような補正 を画像の全域にわたって１個のＣＰＵで処理しようとすると、非常に時間がかか り、迅速な選別処理を行なうことができなくなる恐れがある。そこで、このよう な補正を各スレーブＣＰＵに任せ、迅速な処理を可能とする。更に、図３に示す ように、ベルトの各列３３の間に仕切板３４が設けられている場合、この仕切板 ３４の画像はサヤ豆の画像処理にとっては不要なものであり、サヤ豆に関する画 像処理及び判定を行なう前に予め除去しておく必要がある。この場合も、１個の ＣＰＵがこのような処理を行なうには大きな負担となるが、線画像を予め各スレ ーブＣＰＵ２０，２１，…，２３，２４に分担させるときにアドレス設定を適切 に行なっておくことにより、各画像をスレーブＣＰＵ２０，２１，…，２３，２ ４が読み込む際に簡単に除去してしまうことができる。図４（ｂ）の中段は、１ 本の線画像中の、各スレーブＣＰＵ２０，２１，…，２３，２４が担当するアド レス領域４２を図示したものであり、斜線部は各列間の仕切板３４に相当する部 分である。本実施例では線画像分割時に斜線部分のデータはいずれのスレーブＣ ＰＵ２０，２１，…，２３，２４にも取り込まれず、無視される。その結果、各 列３３のサヤ豆の幅はグラフ４３で示されるように正しく検出される。

【００１８】 本考案の別の実施例として、灰色のシート状製品５０の検査装置を図５により 説明する。本実施例では検査対象物５０が複数列ではなく、１列で流れてくるが 、その外形（破れ５３を含む）、表面に付いた白っぽい付着物５１及び黒っぽい 付着物５２の３種類を同時に検査する必要がある。従来のラインセンサコントロ ーラでは、画像データを２値化する場合、一般には１個の閾値しか設定できず、 ３種類の明るさに対する判定を１台のコントローラで処理することは、速度及び コストの点から困難であった。そのため、ラインを流れる検査対象物の上部に３ 台のカメラを位置をずらして配置し、それぞれに設けられたコントローラ（すな わち、合計３台のコントローラ）により処理を行なっていた。

【００１９】 それに対し本実施例の検査装置では、同じ線画像を３個のスレーブＣＰＵにそ れぞれ供給し（すなわち、各スレーブＣＰＵの割当ビデオアドレスの範囲を同じ にし）、３個のスレーブＣＰＵでそれぞれ別個の閾値により２値化を行ない、別 個の判定基準により判定を行なう。すなわち、図６の上部のグラフに示すように 、第１のスレーブＣＰＵでは中間の明るさを持つシート状の検査対象物の外形や 穴、破れ等５３の形状欠陥を検査するために、一点鎖線で示す２本の閾値の範囲 内に入るか、その外にあるかで線画像の２値化を行なう。第２のスレーブＣＰＵ では、検査対象物の正常な面よりも明るい汚れや付着物５１を検査するために、 点線で示す２本の閾値の範囲内か範囲外かで、２値化を行なう。そして第３のス レーブＣＰＵでは検査対象物の正常な面よりも暗い汚れや付着物５２を検査する ために、２点鎖線で示す２本の閾値の範囲内外で２値化を行なう。こうして３個 のスレーブＣＰＵにより同時に相異なる基準で２値化を行なうため、図６の下部 のグラフに示すように、製品（検査対象物）の外形や穴、破れ等の形状欠陥５３ 、明るい汚れ５１及び暗い汚れ５２をそれぞれ確実に区別して検出することがで き、高速でかつ安価に、３種の検査を同時に行なうことができる。

【００２０】

【考案の効果】

以上２種の実施例により本考案を説明したが、いずれにせよ、複数台のカメラ とコントローラを設けた場合には、各カメラの間の調整を行なう必要があったり 、コントローラ毎にタイミング回路、シグナルコンディショニング回路等のハー ドウェアが必要となる。また、１台のコントローラで複数の部分への分割や複数 の基準による判定を行なおうとすると、プログラムが複雑となり、プログラム開 発及び運用（改変）等が分割数や基準数の増加に応じて急速に困難となる。それ に対し、本考案のように複数のスレーブＣＰＵで処理を行なうようにすると、全 スレーブＣＰＵについて共通の１本のプログラムを開発するだけで済み、それを 全スレーブＣＰＵに対して使用して、各スレーブＣＰＵではそのプログラムに与 えるパラメータを変更するだけでよい。しかも、スレーブＣＰＵのように純粋に デジタルＩＣのみで構成することができる回路は時間のかかる調整も不要であり 検査工程が非常に容易となる。更に、周辺部品を内蔵したワンチップＣＰＵやゲ ートアレイを利用することによりスレーブＣＰＵは安価に製造することができ、 多数のスレーブＣＰＵを用いたとしても装置のコストは低く抑えることができる 。なお、ラインセンサ用コントローラばかりではなく、２次元ビデオカメラ用コ ントローラについても、同様に複数のスレーブＣＰＵによるマルチＣＰＵ型画像 処理装置を構成することができる。

【図面の簡単な説明】

【図１】 本考案の第１実施例及び第２実施例で使用さ
れるマルチＣＰＵラインセンサコントローラの構成を示
すブロック図。

【図２】 スレーブＣＰＵの内部構成を示すブロック
図。

【図３】 第１実施例であるサヤ豆選別装置の斜視図。

【図４】 第１実施例の各スレーブＣＰＵの処理アドレ
スと判定基準を示すグラフ。

【図５】 第２実施例のシート検査装置の斜視図。

【図６】 第２実施例の撮影事例におけるビデオデータ
と判定基準（２値化の基準範囲）及び判定結果を示すグ
ラフ。

【符号の説明】

１１…ラインセンサカメラ １２…シグナルコンディショニング回路 １３…タイミング回路 １４…マスター
ＣＰＵ １５…マスターＣＰＵ外部入出力回路 １６…制御バス １７…ビデオア
ドレスバス １８…ビデオデータバス １９…判定結果
バス ２０，２１，２２，２３…スレーブＣＰＵ ２５…中央処理部 ２６…ビデオア
ドレス比較回路 ２７…ビデオ処理回路 ２８…制御Ｉ／
Ｆ ２９…ビデオデータメモリ ３０…判定出力
部 ３１…外部入出力回路 ３３…ベルトの列 ３４…仕切板 ３６…光源 ３７…隙間 ３８…検査対象物（サヤ豆） ５０…検査対象物 ５１，５２…付着物 ５３…検査対象
部の破れ穴 ５４…ラインセンサカメラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/18 Ｂ // Ｇ０６Ｆ 15/62 ４００ 9287−5Ｌ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ａ）１台のラインセンサカメラと、 ｂ）ラインセンサカメラで撮影される線画像の各画素の
   アドレスを表わすアドレス信号を発生するタイミング回
   路と、 ｃ）アドレス信号に基づき、ラインセンサカメラで撮影
   された線画像の中の所定の部分を取り込み、画像処理を
   行なう複数のスレーブＣＰＵと、 ｄ）１台のマスターＣＰＵと、 ｅ）ラインセンサカメラ、全スレーブＣＰＵ及びマスタ
   ーＣＰＵを接続するビデオデータバスと、 ｆ）ラインセンサカメラ、タイミング回路、全スレーブ
   ＣＰＵ及びマスターＣＰＵを接続するビデオアドレスバ
   スと、 ｇ）マスターＣＰＵ及び全スレーブＣＰＵを接続する制
   御バスと、 ｈ）全スレーブＣＰＵ及びマスターＣＰＵを接続する判
   定結果信号バスとを備えることを特徴とするマルチＣＰ
   Ｕラインセンサコントローラ。