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JPH06150033A - 重み付き加算回路 - Google Patents

重み付き加算回路

Info

Publication number
JPH06150033A
JPH06150033A JP4322818A JP32281892A JPH06150033A JP H06150033 A JPH06150033 A JP H06150033A JP 4322818 A JP4322818 A JP 4322818A JP 32281892 A JP32281892 A JP 32281892A JP H06150033 A JPH06150033 A JP H06150033A
Authority
JP
Japan
Prior art keywords
weighted
adder circuit
inductances
weighted adder
common output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4322818A
Other languages
English (en)
Inventor
Kokuriyou Kotobuki
国梁 寿
Ikou You
維康 楊
Uonwarauipatsuto Uiwatsuto
ウィワット・ウォンワラウィパット
Sunao Takatori
直 高取
Makoto Yamamoto
山本　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TAKAYAMA KK
Sharp Corp
Original Assignee
TAKAYAMA KK
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TAKAYAMA KK, Sharp Corp filed Critical TAKAYAMA KK
Priority to JP4322818A priority Critical patent/JPH06150033A/ja
Priority to US08/147,311 priority patent/US5453711A/en
Publication of JPH06150033A publication Critical patent/JPH06150033A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction 

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Networks Using Active Elements (AREA)

Abstract

(57)【要約】 【目的】 小規模かつ高精度の重み付き加算が可能であ
り、かつ多様な演算形態を容易に実現し得る重み付き加
算回路を提供することを目的とする。 【構成】 並列なインダクタンスＬ1，Ｌ2，Ｌ3におけ
る平衡電圧Ｖ1，Ｖ2，Ｖ3を共通出力Ｖoutとするもので
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は重み付き加算回路に関
する。
【０００２】
【従来の技術】従来、デジタル型の重み付き加算回路は
大規模となり、またアナログ型の重み付き加算回路は計
算精度が低かった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、小規模か
つ高精度の重み付き加算が可能であり、かつ多様な演算
形態を容易に実現し得る重み付き加算回路を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る重み付き
加算回路は、並列なインダクタンスにおける平衡電圧を
共通出力とするものである。
【０００５】
【実施例】次にこの発明に係る重み付き加算回路の１実
施例を図面に基づいて説明する。図１において、重み付
き加算回路Ａは複数のインダクタンスＬ1、Ｌ2、Ｌ3を
共通出力（出力電圧Ｖoutで代表する）に対して並列に
接続してなり、Ｌ1、Ｌ2、Ｌ3の他端子には入力電圧
Ｖ1、Ｖ2、Ｖ3が印加されている。そして重み付き加算
回路の共通出力はキャパシタンスＣを介して後段の回路
（図示省略）に接続されている。
【０００６】ここでＬ1，Ｌ2，Ｌ3を流れる電流をｉ1，
ｉ2，ｉ3とし、時間ｔに対する各々の電流の変化率をｄ
ｉ1／ｄｔ，ｄｉ2／ｄｔ，ｄｉ3／ｄｔとすると、以下
の式（１）〜（３）が近似的に成立する。 ｄｉ1／ｄｔ＝（Ｖ1−Ｖout）／Ｌ1 （１） ｄｉ2／ｄｔ＝（Ｖ2−Ｖout）／Ｌ2 （２） ｄｉ3／ｄｔ＝（Ｖ3−Ｖout）／Ｌ3 （３）
【０００７】式（１）〜（３）を各々積分すると、
【式１】 Ｉ1(0)，Ｉ2(0)，Ｉ3(0)：積分定数 となる。
【０００８】キルヒホッフの法則から ｉ1 ＋ ｉ2 ＋ ｉ3 ＝ ０ （７） が成立し、式（４），（５），（６）を式（７）に代入
すると、
【式２】 となる。
【０００９】ここでｔに対する微分を行うと、式（８）
は、
【式３】 となる。
【００１０】ここで、Ｌ1〜Ｌ3に対応するアドミタンス
をａ1〜ａ3とすると、 ａ1＝１／Ｌ1、ａ2＝１／Ｌ2、ａ3＝１／Ｌ3 （１０） となり、式（９）を変形すると、Ｖoutは以下のように
表現される。 Ｖout＝（ａ1Ｖ1＋ａ2Ｖ2＋ａ3Ｖ3）／（ａ1＋ａ2＋ａ3) （１１） これはＶ1〜Ｖ3に対する重み付き加算と等価である。
【００１１】次に、入力信号の例として、 Ｖ1 ＝ Ｖm1Ｓｉｎω1ｔ （１２） Ｖ2 ＝ Ｖm2Ｓｉｎω2（ｔ ＋ ｔ1） （１３） Ｖ3 ＝ Ｖm3Ｓｉｎω3（ｔ ＋ ｔ2） （１４） とすると、 Ｖout ＝ ＋ ｛ａ1Ｖm1Ｓｉｎω1ｔ ＋ ａ2Ｖm2Ｓｉｎω2（ｔ ＋ ｔ1）＋ ａ3Ｖm3Ｓｉｎω3（ｔ ＋ ｔ3）｝／（ａ1＋ａ2＋ａ3） （１５） となる。
【００１２】図１の回路をＬ1＝Ｌ2＝Ｌ3の条件につい
てアナログシミュレータでシミュレーションした結果は
図２（ａ），（ｂ）に示すとおりであり、Ｖ1〜Ｖ3の変
化にともなって、Ｖoutは常に重み付き加算結果とな
り、このＶoutのシミュレーション結果と式（１１）の
理論値は一致する。そして、入力信号の周波数が高けれ
ば高いほど、消費電力は少なくなる。
【００１３】図４は、図１のインダクタンスＬ1，Ｌ2，
Ｌ3の各々に抵抗Ｒ1，Ｒ2，Ｒ3を直列に接続し、キャパ
シタンスＣの代わりにヴォルテージフォロワ回路ＶＦを
接続した回路である。これにより、インダクタンス
Ｌ1，Ｌ2，Ｌ3は抵抗Ｒ1，Ｒ2，Ｒ3により保護され、ま
たヴォルテージフォロワ回路ＶＦへの入力インピダンス
は大きくなる。なお、これら抵抗Ｒ1，Ｒ2，Ｒ3の値
は、電流ｉ1，ｉ2，ｉ3の周波数の増大に伴いインダク
タンスＬ1，Ｌ2，Ｌ3が高くなったときは相対的に小さ
くなり、無視し得る。
【００１４】なお、式（１１）を任意個数のインダクタ
ンスに対する一般式に書き換えると、式（１６）が得ら
れる。
【式４】
【００１５】
【発明の効果】前述のとおり、この発明に係る重み付き
加算回路は、並列なレジスタンスにおける平衡電圧を共
通出力とするもので、小規模かつ高精度の重み付き加算
が可能であり、かつ多様な演算形態を容易に実現し得る
という効果を有する。
【図面の簡単な説明】
【図１】この発明に係る重み付き加算回路の１実施例を
示す回路図である。
【図２】Ｖ1〜Ｖ3の変化とＶoutの関係を示す図であ
る。
【図３】図２（ａ），（ｂ）に対応した電流ｉ1〜ｉ3を
示す図である。
【図４】第１実施例の変形を示す回路図である。
【符号の説明】
Ａ 重み付き加算回路 Ｌ1，Ｌ2，Ｌ3 インダクタンス Ｖout 出力電圧 Ｖ1，Ｖ2，Ｖ3 入力電圧 Ｃ キャパシタンス ｉ1，ｉ2，ｉ3 電流 Ｒ1，Ｒ2，Ｒ3 抵抗 ＶCC，−ＶCC 電源 ＶＦ ヴォルテージフォロワ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィワット・ウォンワラウィパット 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のインダクタンスを並列に接続し、
    各インダクタンスの１端子を共通出力に接続し、各イン
    ダクタンスの他端子にそれぞれ電圧を印加してある重み
    付き加算回路。
  2. 【請求項２】 共通出力はキャパシタンスを介して後段
    に接続されていることを特徴とする請求項１記載の重み
    付き加算回路。
  3. 【請求項３】 共通出力は電界効果トランジスタのゲー
    トに接続されていることを特徴とする請求項１記載の重
    み付き加算回路。
JP4322818A 1992-11-06 1992-11-06 重み付き加算回路 Pending JPH06150033A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4322818A JPH06150033A (ja) 1992-11-06 1992-11-06 重み付き加算回路
US08/147,311 US5453711A (en) 1992-11-06 1993-11-05 Weighted summing circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4322818A JPH06150033A (ja) 1992-11-06 1992-11-06 重み付き加算回路

Publications (1)

Publication Number Publication Date
JPH06150033A true JPH06150033A (ja) 1994-05-31

Family

ID=18147962

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4322818A Pending JPH06150033A (ja) 1992-11-06 1992-11-06 重み付き加算回路

Country Status (2)

Country Link
US (1) US5453711A (ja)
JP (1) JPH06150033A (ja)

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Also Published As

Publication number Publication date
US5453711A (en) 1995-09-26

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