JPH06148684A - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH06148684A JPH06148684A JP30343492A JP30343492A JPH06148684A JP H06148684 A JPH06148684 A JP H06148684A JP 30343492 A JP30343492 A JP 30343492A JP 30343492 A JP30343492 A JP 30343492A JP H06148684 A JPH06148684 A JP H06148684A
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- JP
- Japan
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- transparent electrode
- liquid crystal
- electrode
- film
- tft
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
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Abstract
(57)【要約】
【目的】ＴＦＴ型液晶表示素子において、開口率を犠牲
にすることなくピクセル面積を減少させ、高精細な表示
を可能にすることを目的とする。 【構成】液晶駆動用の透明電極ａ７の下方に、容量絶縁
膜８を介して透明電極ｂ６があり、透明電極ｂは遮光膜
５に接続されている。 【効果】開口率を減少させることなく、十分な蓄積容量
を実現できる。
にすることなくピクセル面積を減少させ、高精細な表示
を可能にすることを目的とする。 【構成】液晶駆動用の透明電極ａ７の下方に、容量絶縁
膜８を介して透明電極ｂ６があり、透明電極ｂは遮光膜
５に接続されている。 【効果】開口率を減少させることなく、十分な蓄積容量
を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）を用いたアクティブマトリックス型液晶表示素子
に関する。
ＦＴ）を用いたアクティブマトリックス型液晶表示素子
に関する。
【０００２】
【従来の技術】図５は、ＴＦＴを用いたアクティブマト
リックス型液晶表示素子の画素の等価回路である。ゲー
ト線１３とドレイン線１４の交点に薄膜トランジスタ
（ＴＦＴ）１９が接続され、ＴＦＴのソース電極は液晶
２０及び蓄積容量２１へ接続される。図６は図５に示し
た画素の構造例の断面図である。ガラス基板１上に多結
晶Ｓｉ１２，絶縁膜１１，ゲート電極１３を設け、ゲー
トの両側にドレイン電極１４とソース電極１５を設けて
ＴＦＴを形成している。さらにＴＦＴに隣接して透明電
極ｂ１６，容量絶縁膜１８，透明電極ａ１７を設けて蓄
積容量２１を形成している。蓄積容量のゲート線に接続
される電極に透明電極ｂ１６を用い、他方の電極を液晶
駆動用電極すなわち透明電極ａ１７と共用することによ
り、高い開口率を確保できる。すなわち、蓄積容量２１
を設けるために、光の透過を妨げることがない。
リックス型液晶表示素子の画素の等価回路である。ゲー
ト線１３とドレイン線１４の交点に薄膜トランジスタ
（ＴＦＴ）１９が接続され、ＴＦＴのソース電極は液晶
２０及び蓄積容量２１へ接続される。図６は図５に示し
た画素の構造例の断面図である。ガラス基板１上に多結
晶Ｓｉ１２，絶縁膜１１，ゲート電極１３を設け、ゲー
トの両側にドレイン電極１４とソース電極１５を設けて
ＴＦＴを形成している。さらにＴＦＴに隣接して透明電
極ｂ１６，容量絶縁膜１８，透明電極ａ１７を設けて蓄
積容量２１を形成している。蓄積容量のゲート線に接続
される電極に透明電極ｂ１６を用い、他方の電極を液晶
駆動用電極すなわち透明電極ａ１７と共用することによ
り、高い開口率を確保できる。すなわち、蓄積容量２１
を設けるために、光の透過を妨げることがない。
【０００３】従来技術の他の例を図７に示す。ａ−Ｓｉ
２４を用いた逆スタガー型構造として知られているもの
で、最近の製品で用いられている。この場合は、蓄積容
量をゲート線に接続せず、独立した蓄積容量線２２に接
続されている。蓄積容量線２２は抵抗を下げる必要か
ら、光を透過しないクロム等の金属配線が用いられてい
る。
２４を用いた逆スタガー型構造として知られているもの
で、最近の製品で用いられている。この場合は、蓄積容
量をゲート線に接続せず、独立した蓄積容量線２２に接
続されている。蓄積容量線２２は抵抗を下げる必要か
ら、光を透過しないクロム等の金属配線が用いられてい
る。
【０００４】ＴＦＴを用いた液晶表示素子では、水平走
査が一順する間（フレーム周波数が６０Ｈｚならば１
６．７ｍＳの間）、液晶に信号電荷を蓄積しておく必要
がある。しかし、ＴＦＴのリーク電流が大きく、液晶の
容量は０．２ｐＦ程度と小さいため、電荷を完全に保持
しきれない。そのため液晶と並列に接続される蓄積容量
が必要となる。この蓄積容量の追加は、画面のチラツキ
を防ぐためにも有用である。
査が一順する間（フレーム周波数が６０Ｈｚならば１
６．７ｍＳの間）、液晶に信号電荷を蓄積しておく必要
がある。しかし、ＴＦＴのリーク電流が大きく、液晶の
容量は０．２ｐＦ程度と小さいため、電荷を完全に保持
しきれない。そのため液晶と並列に接続される蓄積容量
が必要となる。この蓄積容量の追加は、画面のチラツキ
を防ぐためにも有用である。
【０００５】
【発明が解決しようとする課題】図５および図６に示し
た従来技術は、蓄積容量２１がゲート線１３に接続され
る。ゲート線は、ＴＦＴのスレッショルド電圧が２〜３
Ｖと高いことと、液晶に信号電圧を十分に与えるため
に、２０Ｖ程度まで駆動する必要がある。蓄積容量を
０．４ｐＦ，水平画素数を１２５７（ＨＤＴＶ対応）と
すると、総容量は５００ｐＦとなる。垂直画素数を１０
３５，走査周波数を６０Ｈｚとすると、ゲート線は１６
μＳ内に立ち上らなければならない。いまゲートパルス
を１μＳとすると、駆動電流は１０ｍＡ以上、ゲート線
の抵抗は２ＫΩ以下でなければならない。ゲート線幅を
４μｍ，長さを４ｃｍとすると、２ＫΩ以下を得るため
には配線の総抵抗は０．２Ω／□よりも低くなければな
らない。
た従来技術は、蓄積容量２１がゲート線１３に接続され
る。ゲート線は、ＴＦＴのスレッショルド電圧が２〜３
Ｖと高いことと、液晶に信号電圧を十分に与えるため
に、２０Ｖ程度まで駆動する必要がある。蓄積容量を
０．４ｐＦ，水平画素数を１２５７（ＨＤＴＶ対応）と
すると、総容量は５００ｐＦとなる。垂直画素数を１０
３５，走査周波数を６０Ｈｚとすると、ゲート線は１６
μＳ内に立ち上らなければならない。いまゲートパルス
を１μＳとすると、駆動電流は１０ｍＡ以上、ゲート線
の抵抗は２ＫΩ以下でなければならない。ゲート線幅を
４μｍ，長さを４ｃｍとすると、２ＫΩ以下を得るため
には配線の総抵抗は０．２Ω／□よりも低くなければな
らない。
【０００６】周辺回路を外付けＩＣではなく、多結晶シ
リコンＴＦＴを用いた内蔵回路で実現しようとすると、
１０ｍＡ以上の駆動電流を得るためには数１００μｍ幅
のトランジスタが必要になる。さらに、ゲート電極に
０．２Ω／□以下のＡｌ等の金属配線を用いなければな
らないため、プロセスが複雑になるという問題がある。
リコンＴＦＴを用いた内蔵回路で実現しようとすると、
１０ｍＡ以上の駆動電流を得るためには数１００μｍ幅
のトランジスタが必要になる。さらに、ゲート電極に
０．２Ω／□以下のＡｌ等の金属配線を用いなければな
らないため、プロセスが複雑になるという問題がある。
【０００７】図７に示す従来構造では、容量はすべてド
レイン線につながる。ゲート線の容量はＴＦＴのゲート
容量のみであり、トータルで２．５ｐＦ程度であるか
ら、駆動電流は５０μＡ以上、配線の層抵抗は４０Ω／
□以下でよい。従って、ＴＦＴ特性及び配線材料の制約
はほとんどなくなる。
レイン線につながる。ゲート線の容量はＴＦＴのゲート
容量のみであり、トータルで２．５ｐＦ程度であるか
ら、駆動電流は５０μＡ以上、配線の層抵抗は４０Ω／
□以下でよい。従って、ＴＦＴ特性及び配線材料の制約
はほとんどなくなる。
【０００８】一方、ドレイン線の信号振幅は、液晶を駆
動するのに必要な５Ｖ程度であるから、ゲート振幅の１
／４ですむ。従って、駆動ＴＦＴの寸法も小さくてよ
い。又、ドレイン線も０．８Ω／□以下の配線でよいか
ら選択の幅が広がる。しかし、蓄積容量線２２に抵抗の
低い金属配線を用いなければならない。この配線は画素
の中を通るため、この部分が不透明になり、画素の開口
率を悪化させる。ＨＤＴＶ対応の画素寸法は３０×３０
μｍ2 程度であるから、蓄積容量線があると開口率を１
０％以上悪化させることになり大問題である。
動するのに必要な５Ｖ程度であるから、ゲート振幅の１
／４ですむ。従って、駆動ＴＦＴの寸法も小さくてよ
い。又、ドレイン線も０．８Ω／□以下の配線でよいか
ら選択の幅が広がる。しかし、蓄積容量線２２に抵抗の
低い金属配線を用いなければならない。この配線は画素
の中を通るため、この部分が不透明になり、画素の開口
率を悪化させる。ＨＤＴＶ対応の画素寸法は３０×３０
μｍ2 程度であるから、蓄積容量線があると開口率を１
０％以上悪化させることになり大問題である。
【０００９】
【課題を解決するための手段】本発明の液晶表示素子
は、液晶駆動用の第１の透明電極の下方に容量絶縁膜を
介して第２の透明電極が設けられ、第２の透明電極は遮
光金属膜に接続されている。
は、液晶駆動用の第１の透明電極の下方に容量絶縁膜を
介して第２の透明電極が設けられ、第２の透明電極は遮
光金属膜に接続されている。
【００１０】
【作用】本発明の液晶表示素子は、第２の透明電極が遮
光金属膜に接続される。遮光金属膜は固定電位になって
いるので、蓄積容量はドレイン線のみにかかり、ゲート
線には付加されない。
光金属膜に接続される。遮光金属膜は固定電位になって
いるので、蓄積容量はドレイン線のみにかかり、ゲート
線には付加されない。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の画素部断面図であ
る。ＴＦＴのボディーとなる多結晶Ｓｉ２上にシリサイ
ド又は高融点金属のゲート電極３が形成され、アルミニ
ウム又は高融点金属のドレイン線４が接続される。ＴＦ
Ｔ上にアルミニウムの遮光膜５が形成され、遮光膜上に
透明電極ｂ６が形成されている。透明電極ｂ上にシリコ
ン窒化膜あるいはタンタル酸化膜あるいはシリコン窒化
膜とタンタル酸化膜の多層膜よりなる容量絶縁膜８が設
けられ、その上に透明電極ａ７が形成される。透明電極
ａはＴＦＴのソース９に接続されている。
る。図１は本発明の第１の実施例の画素部断面図であ
る。ＴＦＴのボディーとなる多結晶Ｓｉ２上にシリサイ
ド又は高融点金属のゲート電極３が形成され、アルミニ
ウム又は高融点金属のドレイン線４が接続される。ＴＦ
Ｔ上にアルミニウムの遮光膜５が形成され、遮光膜上に
透明電極ｂ６が形成されている。透明電極ｂ上にシリコ
ン窒化膜あるいはタンタル酸化膜あるいはシリコン窒化
膜とタンタル酸化膜の多層膜よりなる容量絶縁膜８が設
けられ、その上に透明電極ａ７が形成される。透明電極
ａはＴＦＴのソース９に接続されている。
【００１２】透明電極ａは液晶駆動用電極であり、容量
絶縁膜を介して透明電極ｂとの間に蓄積容量が形成され
る。容量絶縁膜に１００ｎｍ厚のシリコン窒化膜を用
い、３０×３０μｍ2 の画素で透明電極ａが２４×２４
μｍ2 、開口率６４％の場合には、蓄積容量として０．
４ｐＦが得られる。透明電極ｂはブラックマトリックス
と呼ばれるアルミニウム遮光膜５に接続される。遮光膜
の電位は通常グランドレベルに固定されている。
絶縁膜を介して透明電極ｂとの間に蓄積容量が形成され
る。容量絶縁膜に１００ｎｍ厚のシリコン窒化膜を用
い、３０×３０μｍ2 の画素で透明電極ａが２４×２４
μｍ2 、開口率６４％の場合には、蓄積容量として０．
４ｐＦが得られる。透明電極ｂはブラックマトリックス
と呼ばれるアルミニウム遮光膜５に接続される。遮光膜
の電位は通常グランドレベルに固定されている。
【００１３】本発明の構造は、透明電極ｂ６と遮光膜５
が直接接触するため、接続するためのコンタクト孔の開
口は不要である。さらに、従来例のように蓄積容量線を
必要としないため、製造プロセスが簡単になるばかりで
なく、開口率を悪化させることがない。
が直接接触するため、接続するためのコンタクト孔の開
口は不要である。さらに、従来例のように蓄積容量線を
必要としないため、製造プロセスが簡単になるばかりで
なく、開口率を悪化させることがない。
【００１４】蓄積容量は、固定電位の遮光膜（ブラック
マトリックス）とＴＦＴのソースの間に形成される。従
って、ゲート線の負荷容量は軽くなり、層抵抗が数Ω／
□のシリサイド配線が使えるため、ゲート線形成後に平
坦化のための高温リフロープロセスが使える等の利点が
ある。
マトリックス）とＴＦＴのソースの間に形成される。従
って、ゲート線の負荷容量は軽くなり、層抵抗が数Ω／
□のシリサイド配線が使えるため、ゲート線形成後に平
坦化のための高温リフロープロセスが使える等の利点が
ある。
【００１５】図２は、本発明の第２の実施例の断面図
で、蓄積容量の部分を示している。遮光膜５は透明電極
ｂ６の上に形成することも可能である。このように遮光
膜と透明電極の形成順序を入れ替えることができるため
プロセスの自由度が増す。
で、蓄積容量の部分を示している。遮光膜５は透明電極
ｂ６の上に形成することも可能である。このように遮光
膜と透明電極の形成順序を入れ替えることができるため
プロセスの自由度が増す。
【００１６】図３は、本発明の画素の平面図である。Ｔ
ＦＴ以外の部分は光透過領域となるため、高開口率が確
保できる。３０×３０μｍ2 の画素でも、容易に５０％
以上の開口率が得られる。
ＦＴ以外の部分は光透過領域となるため、高開口率が確
保できる。３０×３０μｍ2 の画素でも、容易に５０％
以上の開口率が得られる。
【００１７】図４に本発明の第３の実施例を示す。基本
的構成は図１のものと同じであるが、この場合には、ド
レイン線４がＴＦＴの活性領域、すなわちゲート電極３
を含む領域を被っている。これにより、ＴＦＴは遮光膜
５とドレイン線４により２重に光源から遮蔽される。光
の反射率の高いＡｌを用いた場合、完全な遮光性を得る
ためには単層の場合０．５μｍ以上の厚みが必要であ
る。このとき、Ａｌの段差により、液晶面の平坦性が損
なわれる。この厚みは遮光を２重にすることにより、
０．２５μｍ以下にすることが可能であり、平坦化に有
利となる。
的構成は図１のものと同じであるが、この場合には、ド
レイン線４がＴＦＴの活性領域、すなわちゲート電極３
を含む領域を被っている。これにより、ＴＦＴは遮光膜
５とドレイン線４により２重に光源から遮蔽される。光
の反射率の高いＡｌを用いた場合、完全な遮光性を得る
ためには単層の場合０．５μｍ以上の厚みが必要であ
る。このとき、Ａｌの段差により、液晶面の平坦性が損
なわれる。この厚みは遮光を２重にすることにより、
０．２５μｍ以下にすることが可能であり、平坦化に有
利となる。
【００１８】ＨＤＴＶでは５０階調以上が必要となる。
画素寸法が小さくなり、ドレイン線と画素電極（透明電
極Ｉ）が接近するとカップリング容量が大きくなり、ド
レイン線の信号によって画素電極電位が変調を受け、階
調が得られなくなる。例えば、画素電極電位の変動を３
０ｍＶ以下に抑えようとすると、蓄積容量が０．２ｐＦ
の場合、カップリング容量は０．６ｆＦ以下でなければ
ならない。本発明の構造は、ドレイン線と画素電極が遮
光膜および容量電極によってシールドされるため、カッ
プリング容量を極めて小さくできる。従って、画素電極
を広げ開口率を大きくしても階調が低下することはな
い。
画素寸法が小さくなり、ドレイン線と画素電極（透明電
極Ｉ）が接近するとカップリング容量が大きくなり、ド
レイン線の信号によって画素電極電位が変調を受け、階
調が得られなくなる。例えば、画素電極電位の変動を３
０ｍＶ以下に抑えようとすると、蓄積容量が０．２ｐＦ
の場合、カップリング容量は０．６ｆＦ以下でなければ
ならない。本発明の構造は、ドレイン線と画素電極が遮
光膜および容量電極によってシールドされるため、カッ
プリング容量を極めて小さくできる。従って、画素電極
を広げ開口率を大きくしても階調が低下することはな
い。
【００１９】
【発明の効果】以上説明したように本発明は、画素電極
の下に蓄積容量電極を設け、蓄積容量電極と遮光膜（ブ
ラックマトリックス）を接続する構造を用いているの
で、以下に示す効果を有する。（ａ）開口率を犠牲にす
ることなく、大きな蓄積容量を得ることができる。
（ｂ）蓄積容量はブラックマトリックスに接続されるた
め、蓄積容量配線が不要になる。（ｃ）蓄積容量はゲー
ト線につながらないため、ゲート線の負荷が軽くなり、
シリサイド等のゲート配線が使える。（ｄ）透明電極を
ＴＦＴより上層部に形成できるため、ＴＦＴ形成に高温
プロセスが使え、高信頼性で高性能な特性が得られる。
（ｅ）ブラックマトリックス形成後の素子表面の平坦性
に優れる。（ｆ）ドレイン線と画素電極は遮光膜でシー
ルドされるため、カップリング容量が小さく、高階調が
実現できる。（ｇ）透明電極をデバイスの上層部に形成
するため、ＴＦＴ作製に高温プロセスが使え、高性能と
高信頼性が得られる。
の下に蓄積容量電極を設け、蓄積容量電極と遮光膜（ブ
ラックマトリックス）を接続する構造を用いているの
で、以下に示す効果を有する。（ａ）開口率を犠牲にす
ることなく、大きな蓄積容量を得ることができる。
（ｂ）蓄積容量はブラックマトリックスに接続されるた
め、蓄積容量配線が不要になる。（ｃ）蓄積容量はゲー
ト線につながらないため、ゲート線の負荷が軽くなり、
シリサイド等のゲート配線が使える。（ｄ）透明電極を
ＴＦＴより上層部に形成できるため、ＴＦＴ形成に高温
プロセスが使え、高信頼性で高性能な特性が得られる。
（ｅ）ブラックマトリックス形成後の素子表面の平坦性
に優れる。（ｆ）ドレイン線と画素電極は遮光膜でシー
ルドされるため、カップリング容量が小さく、高階調が
実現できる。（ｇ）透明電極をデバイスの上層部に形成
するため、ＴＦＴ作製に高温プロセスが使え、高性能と
高信頼性が得られる。
【図１】本発明の第１の実施例の素子断面図である。
【図２】本発明の第２の実施例の素子断面図である。
【図３】本発明の画素平面図である。
【図４】本発明の第３の実施例の素子断面図である。
【図５】従来技術の画素等価回路である。
【図６】従来技術の素子断面図である。
【図７】従来技術の他の例の素子断面図である。
１ ガラス基板 ２，１２ 多結晶Ｓｉ ３，１３ ゲート電極（ゲート線） ４，１４ ドレイン線 ５ 遮光膜 ６，１６ 透明電極ｂ ７，１７ 透明電極ａ ８，１８ 容量絶縁膜 １０，２３ 絶縁膜 １９ ＴＦＴ ２０ 液晶 ２１ 蓄積容量 ２２ 蓄積容量線 ２４ ａ−Ｓｉ
Claims (4)
- 【請求項１】 薄膜トランジスタを用いたアクティブマ
トリックス型液晶表示素子において、前記薄膜トランジ
スタのソース（ドレイン）に接続された第１の透明電極
の下方に容量絶縁膜を介して第２の透明電極が設けら
れ、前記第２の透明電極は遮光金属膜に接続されている
ことを特徴とする液晶表示素子。 - 【請求項２】 前記容量絶縁膜はタンタル酸化膜である
ことを特徴とする請求項１記載の液晶表示素子。 - 【請求項３】 前記容量絶縁膜はタンタル酸化膜とシリ
コン窒化膜の多層膜であることを特徴とする請求項１記
載の液晶表示素子。 - 【請求項４】 前記薄膜トランジスタのドレイン（ソー
ス）に接続される電極が、前記薄膜トランジスタの活性
領域を被っていることを特徴とする請求項１記載の液晶
表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343492A JP2950061B2 (ja) | 1992-11-13 | 1992-11-13 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343492A JP2950061B2 (ja) | 1992-11-13 | 1992-11-13 | 液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06148684A true JPH06148684A (ja) | 1994-05-27 |
| JP2950061B2 JP2950061B2 (ja) | 1999-09-20 |
Family
ID=17920962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30343492A Expired - Lifetime JP2950061B2 (ja) | 1992-11-13 | 1992-11-13 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950061B2 (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978877A2 (en) * | 1998-08-06 | 2000-02-09 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| JP2001281684A (ja) * | 2000-01-24 | 2001-10-10 | Nec Corp | 液晶表示装置及び液晶プロジェクタ装置 |
| US6690031B1 (en) | 1998-04-28 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6867434B2 (en) | 1995-11-17 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display with an organic leveling layer |
| US6982768B2 (en) | 1996-02-20 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
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