JPH06140462A - 半導体装置のパッケージ - Google Patents
半導体装置のパッケージInfo
- Publication number
- JPH06140462A JPH06140462A JP28723792A JP28723792A JPH06140462A JP H06140462 A JPH06140462 A JP H06140462A JP 28723792 A JP28723792 A JP 28723792A JP 28723792 A JP28723792 A JP 28723792A JP H06140462 A JPH06140462 A JP H06140462A
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- JP
- Japan
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- package
- film
- wiring
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- semiconductor chip
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】半導体装置におけるＴＡＢ型パッケージにおい
て、ピン数の増加に対応出来るとともに配線経路が短
く、かつ小型化を図る。 【構成】半導体チップ７を載置するＴＡＢフィルム１に
電極パッド８と接続し半導体チップの内側あるいは外側
に伸びる配線２ａを形成し、ＴＡＢフィルム１の裏側よ
り外部端子４に対応する配線部分が露呈するようにスル
ーホール３を形成し、このスルーホール３に外部端子４
を差し込み、外部端子４とスルーホール３より露呈する
配線部分を接続し、その先端部をＴＡＢフィルム１より
突出させた構造である。ＴＡＢフィルム１面内に複数の
外部端子を設け、パッケージを大きくすること無くピン
数の増加に対応している。
て、ピン数の増加に対応出来るとともに配線経路が短
く、かつ小型化を図る。 【構成】半導体チップ７を載置するＴＡＢフィルム１に
電極パッド８と接続し半導体チップの内側あるいは外側
に伸びる配線２ａを形成し、ＴＡＢフィルム１の裏側よ
り外部端子４に対応する配線部分が露呈するようにスル
ーホール３を形成し、このスルーホール３に外部端子４
を差し込み、外部端子４とスルーホール３より露呈する
配線部分を接続し、その先端部をＴＡＢフィルム１より
突出させた構造である。ＴＡＢフィルム１面内に複数の
外部端子を設け、パッケージを大きくすること無くピン
数の増加に対応している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のパッケー
ジに関し、特に絶縁フィルム上に半導体チップを搭載す
るＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ）型パッケージに関する。
ジに関し、特に絶縁フィルム上に半導体チップを搭載す
るＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ）型パッケージに関する。
【０００２】
【従来の技術】近年、コンピュータや家電あるいは民生
用の装置の小型化に伴い実装される半導体装置の小型化
が益々呼ばれ、それを実現するために種々のパッケージ
が開発された。その中でも最も小型化を実現された構造
としてＴＡＢ型パッケージがある。
用の装置の小型化に伴い実装される半導体装置の小型化
が益々呼ばれ、それを実現するために種々のパッケージ
が開発された。その中でも最も小型化を実現された構造
としてＴＡＢ型パッケージがある。
【０００３】このＴＡＢ型パッケージは、絶縁体である
フィルムに金属層を形成し、その金属層をエッチング技
術を利用して配線を形成し、そのテープ上に半導体チッ
プを実装し、半導体チップの電極パッドと配線を接続し
た後に絶縁体で半導体チップを封止したパッケージであ
る。
フィルムに金属層を形成し、その金属層をエッチング技
術を利用して配線を形成し、そのテープ上に半導体チッ
プを実装し、半導体チップの電極パッドと配線を接続し
た後に絶縁体で半導体チップを封止したパッケージであ
る。
【０００４】図４（ａ）及び（ｂ）は従来のＴＡＢ型パ
ッケージの一例を示す平面図及び断面図である。このＴ
ＡＢ型パッケージは、図４に示すようにポリイミド等の
樹脂で製作されるＴＡＢフィルム１上に、銅の金属膜を
被着し、この金属膜をエッチングにより複数の配線２を
形成し、一方、半導体チップ７には信号入出力用の電極
パッドが形成され、この電極パッドとＴＡＢフィルム１
の配線２の一端とを接続し半導体チップをＴＡＢフィル
ム１に載置し、樹脂により半導体チップを封止してい
た。また、実装に際しては、半導体チップ７から外側に
伸びる配線２の他端とプリント板あるいはケースの端子
等に接続していた。
ッケージの一例を示す平面図及び断面図である。このＴ
ＡＢ型パッケージは、図４に示すようにポリイミド等の
樹脂で製作されるＴＡＢフィルム１上に、銅の金属膜を
被着し、この金属膜をエッチングにより複数の配線２を
形成し、一方、半導体チップ７には信号入出力用の電極
パッドが形成され、この電極パッドとＴＡＢフィルム１
の配線２の一端とを接続し半導体チップをＴＡＢフィル
ム１に載置し、樹脂により半導体チップを封止してい
た。また、実装に際しては、半導体チップ７から外側に
伸びる配線２の他端とプリント板あるいはケースの端子
等に接続していた。
【０００５】このようなパッケージ構造の半導体装置
で、例えば２０８ピンをもつ半導体装置の場合、外部端
子の端子間ピッチを３５０μｍとなり、パッケージ寸法
は約１８ｍｍ角となる。これを他のパッケージと比較す
ると、フラット型パッケージ（端子間ピッチ＝０．５ｍ
ｍ）の約５０％、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａ
ｙ）型パッケージの約１７％となり、非常に小型なパッ
ケージが実現していた。
で、例えば２０８ピンをもつ半導体装置の場合、外部端
子の端子間ピッチを３５０μｍとなり、パッケージ寸法
は約１８ｍｍ角となる。これを他のパッケージと比較す
ると、フラット型パッケージ（端子間ピッチ＝０．５ｍ
ｍ）の約５０％、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａ
ｙ）型パッケージの約１７％となり、非常に小型なパッ
ケージが実現していた。
【０００６】
【発明が解決しようとする課題】近年、半導体装置の高
速化の進展に伴い半導体装置自信が発生するスイッチン
グノイズが増大している。さらに高機能化に伴い信号本
数も増大し益々その傾向が強い。
速化の進展に伴い半導体装置自信が発生するスイッチン
グノイズが増大している。さらに高機能化に伴い信号本
数も増大し益々その傾向が強い。
【０００７】例えば、信号線数５００本、チップサイズ
１０ｍｍ角の半導体チップを従来のＴＡＢ型パッケージ
に実装した場合、パッケージサイズは約４５ｍｍ角とな
り、ＰＧＡ型パッケージの約７５％となり、ピン数が増
大するにつれて他のパッケージのパッケージサイズとあ
まり変らなくなる欠点があった。
１０ｍｍ角の半導体チップを従来のＴＡＢ型パッケージ
に実装した場合、パッケージサイズは約４５ｍｍ角とな
り、ＰＧＡ型パッケージの約７５％となり、ピン数が増
大するにつれて他のパッケージのパッケージサイズとあ
まり変らなくなる欠点があった。
【０００８】また、従来のＴＡＢ型パッケージは、ＰＧ
Ａ型のパッケージのような多層配線が可能なパッケージ
と異なり、配線が一枚の絶縁フィルムに単一層にしか形
成されていないため信号線数が増大する。この配線数の
増大に伴いこれらの間隔が狭くなる。その対策として配
線を半導体チップの外側に伸ばし、間隔が十分得られる
配線の位置で外部端子と接続していた。このことは電源
やグラウンド線のインダクタンスが増大し、電源−グラ
ウンド間のスイッチングノイズが増大する欠点もあっ
た。例えば、前述のＴＡＢ型パッケージの半導体装置で
は信号線長が最大で約２３ｍｍにもなることがある。
Ａ型のパッケージのような多層配線が可能なパッケージ
と異なり、配線が一枚の絶縁フィルムに単一層にしか形
成されていないため信号線数が増大する。この配線数の
増大に伴いこれらの間隔が狭くなる。その対策として配
線を半導体チップの外側に伸ばし、間隔が十分得られる
配線の位置で外部端子と接続していた。このことは電源
やグラウンド線のインダクタンスが増大し、電源−グラ
ウンド間のスイッチングノイズが増大する欠点もあっ
た。例えば、前述のＴＡＢ型パッケージの半導体装置で
は信号線長が最大で約２３ｍｍにもなることがある。
【０００９】本発明の目的は、ピン数の増大にもかかわ
らず小形化できる配線経路の短い半導体装置のパッケー
ジを提供することである。
らず小形化できる配線経路の短い半導体装置のパッケー
ジを提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置のパ
ッケージは、半導体チップを載置する絶縁フィルムと、
前記半導体チップの電極パッドのそれぞれと接続する部
分をもち前記フィルム面内で互いに分離されて形成され
る複数の配線を有し、前記絶縁フィルムの配線形成面の
反対面から複数の穴を開けてそれぞれの前記配線の一部
を露呈し、これら穴に外部端子を差し込み前記配線の一
部分と接続し、前記外部端子の先端部を前記絶縁フィル
ムより突出させることを特徴としている。
ッケージは、半導体チップを載置する絶縁フィルムと、
前記半導体チップの電極パッドのそれぞれと接続する部
分をもち前記フィルム面内で互いに分離されて形成され
る複数の配線を有し、前記絶縁フィルムの配線形成面の
反対面から複数の穴を開けてそれぞれの前記配線の一部
を露呈し、これら穴に外部端子を差し込み前記配線の一
部分と接続し、前記外部端子の先端部を前記絶縁フィル
ムより突出させることを特徴としている。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）〜（ｃ）は本発明のＴＡＢ型パ
ッケージの一実施例を示す表面の部分破断平面図、断面
図及び裏面の平面図である。このＴＡＢ型パッケージ
は、半導体チップ７を載置するＴＡＢフィルム１の面内
に半導体チップ７内あるいは外側にかかって伸延する配
線２を形成し、これら配線２を電極パッドの対向する位
置で電極パッド８と接続し、電極パッド８と接続された
位置以外の配線部分をＴＡＢフィルム１より露呈するた
めにスルーホール３を形成している。そして、このスル
ーホール３に外部端子４を差し込み露呈した配線部分と
接続し、外部端子４の先端部をＴＡＢフィルム１より突
出させたことである。
ッケージの一実施例を示す表面の部分破断平面図、断面
図及び裏面の平面図である。このＴＡＢ型パッケージ
は、半導体チップ７を載置するＴＡＢフィルム１の面内
に半導体チップ７内あるいは外側にかかって伸延する配
線２を形成し、これら配線２を電極パッドの対向する位
置で電極パッド８と接続し、電極パッド８と接続された
位置以外の配線部分をＴＡＢフィルム１より露呈するた
めにスルーホール３を形成している。そして、このスル
ーホール３に外部端子４を差し込み露呈した配線部分と
接続し、外部端子４の先端部をＴＡＢフィルム１より突
出させたことである。
【００１３】次に、このパッケージ構造を理解し易いよ
うにこのパッケージの組立方法について説明する。図２
は図１のＴＡＢ型パッケージの組立方法を説明するため
の工程順に示すパッケージの断面図である。
うにこのパッケージの組立方法について説明する。図２
は図１のＴＡＢ型パッケージの組立方法を説明するため
の工程順に示すパッケージの断面図である。
【００１４】まず、ＴＡＢフィルム１の面に金属膜を被
着し、選択的にエッチングして、例えば、図１（ａ）に
示すようなパターンで配線２ａを形成する。次に、ＴＡ
Ｂフィルム１に形成された配線２ａの部分がＴＡＢフィ
ルム１より露呈するように、配線形成面の反対面からフ
ォトリソグラフィ技術で選択的にエッチングし、スルー
ホール３を形成する。尚、このスルーホール３は実装さ
れるプリント基板の接続端子と合うように配列して形成
されるものである。従って、配線のパターンも予めこの
ことを考慮して設計すべきである。
着し、選択的にエッチングして、例えば、図１（ａ）に
示すようなパターンで配線２ａを形成する。次に、ＴＡ
Ｂフィルム１に形成された配線２ａの部分がＴＡＢフィ
ルム１より露呈するように、配線形成面の反対面からフ
ォトリソグラフィ技術で選択的にエッチングし、スルー
ホール３を形成する。尚、このスルーホール３は実装さ
れるプリント基板の接続端子と合うように配列して形成
されるものである。従って、配線のパターンも予めこの
ことを考慮して設計すべきである。
【００１５】次に、配線２ａ及びスルーホール３が形成
されたＴＡＢフィルムと半導体チップを準備し、図２
（ａ）に示すように、半導体チップ７をＴＡＢフィルム
１に位置決めして載置し、電極パッド８とそれぞれ対応
する配線２ａと接合する。
されたＴＡＢフィルムと半導体チップを準備し、図２
（ａ）に示すように、半導体チップ７をＴＡＢフィルム
１に位置決めして載置し、電極パッド８とそれぞれ対応
する配線２ａと接合する。
【００１６】次に、スルーホール３の開口のある面から
めっきあるいは蒸着等によりスルーホール３が塞がるよ
うに半田あるいは金属の膜を形成する。そして、図２
（ｂ）に示すように、スルーホール３以外の領域の金属
膜をエッチング除去して、ＴＡＢフィルム１より突出す
る外部端子材４ａを形成する。次に、図２（ｃ）に示す
ように外部端子部材４ａに半田めっき等によりバンプ５
を被着し、外部端子として完成する。
めっきあるいは蒸着等によりスルーホール３が塞がるよ
うに半田あるいは金属の膜を形成する。そして、図２
（ｂ）に示すように、スルーホール３以外の領域の金属
膜をエッチング除去して、ＴＡＢフィルム１より突出す
る外部端子材４ａを形成する。次に、図２（ｃ）に示す
ように外部端子部材４ａに半田めっき等によりバンプ５
を被着し、外部端子として完成する。
【００１７】このように本発明のＴＡＢ型パッケージ
は、図１（ｃ）に示すように、外部端子４がパッケージ
裏面の全面に設けられている。ここで、図面では、外部
端子４が不規則に散在しているが、この外部端子４を格
子状に並べたとして、例えば、端子間ピッチを３５０μ
ｍとすると、２００ピン程度のパッケージの場合、パッ
ケージサイズは従来の約１８ｍｍ角から約５ｍｍ角とな
り、５００ピン程度のパッケージの場合、パッケージサ
イズは従来の約４５ｍｍ角から約８ｍｍ角と、何れも従
来のパッケージの１０％以下のパッケージ面積となる。
そしてピン間隔も十分に取れ、実装には支障が起きな
い。
は、図１（ｃ）に示すように、外部端子４がパッケージ
裏面の全面に設けられている。ここで、図面では、外部
端子４が不規則に散在しているが、この外部端子４を格
子状に並べたとして、例えば、端子間ピッチを３５０μ
ｍとすると、２００ピン程度のパッケージの場合、パッ
ケージサイズは従来の約１８ｍｍ角から約５ｍｍ角とな
り、５００ピン程度のパッケージの場合、パッケージサ
イズは従来の約４５ｍｍ角から約８ｍｍ角と、何れも従
来のパッケージの１０％以下のパッケージ面積となる。
そしてピン間隔も十分に取れ、実装には支障が起きな
い。
【００１８】図３は図１のＴＡＢ型パッケージを適用し
た他の例を示す半導体装置の部分破断側面図である。こ
の実施例のパッケージでは、前述の実施例で示した外部
端子を形成するバンプの代わりに図３に示す導電ピン５
ａを用いている。
た他の例を示す半導体装置の部分破断側面図である。こ
の実施例のパッケージでは、前述の実施例で示した外部
端子を形成するバンプの代わりに図３に示す導電ピン５
ａを用いている。
【００１９】次に、このパッケージ構造を理解し易いよ
うに組立順に説明する。まず、前述したと同様にＴＡＢ
フィルム１の配線層の外部端子に対応する部分をエッチ
ングし、スルーホール３を形成する。勿論、スルーホー
ル３の位置は望しくは格子状に配列され形成される。
うに組立順に説明する。まず、前述したと同様にＴＡＢ
フィルム１の配線層の外部端子に対応する部分をエッチ
ングし、スルーホール３を形成する。勿論、スルーホー
ル３の位置は望しくは格子状に配列され形成される。
【００２０】次に、スルーホール３を形成したＴＡＢフ
ィルム１の裏面から露出した配線の部分に、金等の導電
ピンを熱圧着等の手段例えば、予備半田された導電ピン
５ａを熱圧で接合する方法で接続し、ＴＡＢフィルム１
と垂直方向に立てて接続し、ＴＡＢフィルム１より１ｍ
ｍ程度の長さで突出させ切断する。次に、スルーホール
３に樹脂６ａをポッティングし、導電ピン５ａを固定
し、これを外部端子とする。
ィルム１の裏面から露出した配線の部分に、金等の導電
ピンを熱圧着等の手段例えば、予備半田された導電ピン
５ａを熱圧で接合する方法で接続し、ＴＡＢフィルム１
と垂直方向に立てて接続し、ＴＡＢフィルム１より１ｍ
ｍ程度の長さで突出させ切断する。次に、スルーホール
３に樹脂６ａをポッティングし、導電ピン５ａを固定
し、これを外部端子とする。
【００２１】このように従来のＴＡＢパッケージの外部
端子が一次元で配列されるのでなく、絶縁フィルム面内
に二次元的に配列出来るので、ピン数が増加してもパッ
ケージサイズを大きくする必要が無くなる。
端子が一次元で配列されるのでなく、絶縁フィルム面内
に二次元的に配列出来るので、ピン数が増加してもパッ
ケージサイズを大きくする必要が無くなる。
【００２２】
【発明の効果】以上説明したように本発明は、従来のよ
うに半導体チップの電極パッドから引き出す配線の一端
を半導体チップの周縁に沿って並べてＴＡＢフィルムに
形成するのでは無く、ＴＡＢフィルム面内に外部端子及
び電極パッドの対向する位置を確保し配線パターンを形
成し、電極パッドに対応する配線部分と電極パッドを接
合し、外部端子に対応し配線部分をＴＡＢフィルムから
露呈するようにスルーホールを形成し、このスルーホー
ルに外部端子を差し込み配線の他端と接合し、先端部を
ＴＡＢフィルムから突出させることにより、外部端子を
二次元的に配置できるので従来のように配線をＴＡＢフ
ィルムより外側に伸ばし外部端子を設けるこ必要が無く
なり、パッケージサイズをより大幅に小さくすることで
きる。このことはパッケージサイズの縮小率は、ピン数
が増大する程顕著である。
うに半導体チップの電極パッドから引き出す配線の一端
を半導体チップの周縁に沿って並べてＴＡＢフィルムに
形成するのでは無く、ＴＡＢフィルム面内に外部端子及
び電極パッドの対向する位置を確保し配線パターンを形
成し、電極パッドに対応する配線部分と電極パッドを接
合し、外部端子に対応し配線部分をＴＡＢフィルムから
露呈するようにスルーホールを形成し、このスルーホー
ルに外部端子を差し込み配線の他端と接合し、先端部を
ＴＡＢフィルムから突出させることにより、外部端子を
二次元的に配置できるので従来のように配線をＴＡＢフ
ィルムより外側に伸ばし外部端子を設けるこ必要が無く
なり、パッケージサイズをより大幅に小さくすることで
きる。このことはパッケージサイズの縮小率は、ピン数
が増大する程顕著である。
【００２３】また、従来のように配線経路のようにＴＡ
Ｂフィルムの外側もで伸ばすことが無く、薄いＴＡＢフ
ィルムを貫通して下方に垂直に伸ばすだけで済むので配
線のインダクタンスをより小さくをできるという効果も
ある。
Ｂフィルムの外側もで伸ばすことが無く、薄いＴＡＢフ
ィルムを貫通して下方に垂直に伸ばすだけで済むので配
線のインダクタンスをより小さくをできるという効果も
ある。
【図１】本発明のＴＡＢ型パッケージの一実施例を示す
表面部分の部分破断平面図，断面図及び裏面の平面図で
ある。
表面部分の部分破断平面図，断面図及び裏面の平面図で
ある。
【図２】図１のＴＡＢ型パッケージの組立方法を説明す
るための工程順に示すパッケージの断面図である。
るための工程順に示すパッケージの断面図である。
【図３】図１のＴＡＢ型パッケージを適用した他の例を
示す半導体装置の部分破断側面図である。
示す半導体装置の部分破断側面図である。
【図４】従来のＴＡＢ型パッケージの例を示す平面図及
び断面図である。
び断面図である。
１ ＴＡＢフィルム ２，２ａ 配線 ３ スルーホール ４ 外部端子 ４ａ 外部端子部材 ５ バンプ ５ａ 導電ピン ６，６ａ 樹脂 ７ 半導体チップ ８ 電極パッド
Claims (3)
- 【請求項１】 半導体チップを載置する絶縁フィルム
と、前記半導体チップの電極パッドのそれぞれと接続す
る部分をもち前記フィルム面内で互いに分離されて形成
される複数の配線を有し、前記絶縁フィルムの配線形成
面の反対面から複数の穴を開けてそれぞれの前記配線の
一部を露呈し、これら穴に外部端子を差し込み前記配線
の一部分と接続し、前記外部端子の先端部を前記絶縁フ
ィルムより突出させることを特徴とする半導体装置のパ
ッケージ。 - 【請求項２】 前記外部端子の先端部の形状が半球状で
あることを特徴とする請求項１記載の半導体装置のパッ
ケージ。 - 【請求項３】 前記外部端子の先端部の形状がピン状で
あることを特徴とする請求項１記載の半導体装置のパッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28723792A JPH06140462A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28723792A JPH06140462A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140462A true JPH06140462A (ja) | 1994-05-20 |
Family
ID=17714812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28723792A Pending JPH06140462A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684644A1 (en) * | 1994-05-25 | 1995-11-29 | Nec Corporation | Method for manufacturing bump leaded film carrier type semiconductor device |
| EP0703615A1 (en) * | 1994-05-31 | 1996-03-27 | Nec Corporation | Tape carrier for increasing the number of terminals between the tape carrier and a substrate |
| US5672912A (en) * | 1995-11-21 | 1997-09-30 | Sharp Kabushiki Kaisha | Resin-sealed type semiconductor device and method for manufacturing the same |
-
1992
- 1992-10-26 JP JP28723792A patent/JPH06140462A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684644A1 (en) * | 1994-05-25 | 1995-11-29 | Nec Corporation | Method for manufacturing bump leaded film carrier type semiconductor device |
| US5683942A (en) * | 1994-05-25 | 1997-11-04 | Nec Corporation | Method for manufacturing bump leaded film carrier type semiconductor device |
| US5905303A (en) * | 1994-05-25 | 1999-05-18 | Nec Corporation | Method for manufacturing bump leaded film carrier type semiconductor device |
| EP0703615A1 (en) * | 1994-05-31 | 1996-03-27 | Nec Corporation | Tape carrier for increasing the number of terminals between the tape carrier and a substrate |
| US5731630A (en) * | 1994-05-31 | 1998-03-24 | Nec Corporation | Tape carrier for increasing the number of terminals between the tape carrier and a substrate |
| US5672912A (en) * | 1995-11-21 | 1997-09-30 | Sharp Kabushiki Kaisha | Resin-sealed type semiconductor device and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980804 |