JPH0613563A - 静電気保護装置 - Google Patents
静電気保護装置Info
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- JPH0613563A JPH0613563A JP4167861A JP16786192A JPH0613563A JP H0613563 A JPH0613563 A JP H0613563A JP 4167861 A JP4167861 A JP 4167861A JP 16786192 A JP16786192 A JP 16786192A JP H0613563 A JPH0613563 A JP H0613563A
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- Japan
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- 230000001012 protector Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 abstract description 33
- 230000005611 electricity Effects 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 239000002184 metal Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】相補型ＭＯＳ半導体装置において、信号入力端
子もしくは信号出力端子の静電気に対し保護を行い、高
電圧、大電流に対して内部回路を保護する。 【構成】ＭＯＳトランジスタのドレインを入出力端子に
接続するコンタクトホール群と外周にある不純物領域を
電源端子に接続するコンタクトホール群の対向して配置
される部分の長さが１００μｍ以上とする。
子もしくは信号出力端子の静電気に対し保護を行い、高
電圧、大電流に対して内部回路を保護する。 【構成】ＭＯＳトランジスタのドレインを入出力端子に
接続するコンタクトホール群と外周にある不純物領域を
電源端子に接続するコンタクトホール群の対向して配置
される部分の長さが１００μｍ以上とする。
Description
【０００１】
【産業上の利用分野】本発明は相補型ＭＯＳ半導体装置
において、信号入力端子もしくは信号出力端子に接続さ
れた内部回路について、静電気に対し保護を行う回路に
関する。
において、信号入力端子もしくは信号出力端子に接続さ
れた内部回路について、静電気に対し保護を行う回路に
関する。
【０００２】
【従来の技術】図４は入力回路の静電気保護装置の一例
を示す回路図である。図４において信号入力パッド２と
電源ＶＳＳを接続するゲート・コントロール・ダイオー
ド１０及び、電源ＶＳＳと信号入力パッド２，電源ＶＤ
Ｄをそれぞれ接続するダイオード１１，１２は静電気保
護装置を構成する。また、Ｐｃｈトランジスタ１４とＮ
ｃｈトランジスタ１３はインバータを構成する内部回路
であり、以降図示されない次段内部回路と接続される。
このような構成を持つ静電気保護装置において、電源Ｖ
ＤＤまたは電源ＶＳＳに対し負極性の高電圧ノイズが入
力パッド２に印加された場合、電流は電源ＶＤＤから逆
方向にバイアスされたダイオード１２を通り電源ＶＳＳ
へ流れ、さらに電源ＶＳＳから順方向にバイアスされた
ダイオード１１を通り入力パッド２へと流れる。一方、
電源ＶＤＤまたは電源ＶＳＳに対し正極性の高電圧ノイ
ズが入力パッド２に印加された場合、電流は入力パッド
２からゲート・コントロール・ダイオード１０を通り電
源ＶＳＳへ流れる経路と、または入力パッド２から逆方
向にバイアスされたダイオード１１を通り電源ＶＳＳへ
流れ、さらに電源ＶＳＳから順方向にバイアスされたダ
イオード１２を通り電源ＶＤＤへと流れる経路を有す
る。
を示す回路図である。図４において信号入力パッド２と
電源ＶＳＳを接続するゲート・コントロール・ダイオー
ド１０及び、電源ＶＳＳと信号入力パッド２，電源ＶＤ
Ｄをそれぞれ接続するダイオード１１，１２は静電気保
護装置を構成する。また、Ｐｃｈトランジスタ１４とＮ
ｃｈトランジスタ１３はインバータを構成する内部回路
であり、以降図示されない次段内部回路と接続される。
このような構成を持つ静電気保護装置において、電源Ｖ
ＤＤまたは電源ＶＳＳに対し負極性の高電圧ノイズが入
力パッド２に印加された場合、電流は電源ＶＤＤから逆
方向にバイアスされたダイオード１２を通り電源ＶＳＳ
へ流れ、さらに電源ＶＳＳから順方向にバイアスされた
ダイオード１１を通り入力パッド２へと流れる。一方、
電源ＶＤＤまたは電源ＶＳＳに対し正極性の高電圧ノイ
ズが入力パッド２に印加された場合、電流は入力パッド
２からゲート・コントロール・ダイオード１０を通り電
源ＶＳＳへ流れる経路と、または入力パッド２から逆方
向にバイアスされたダイオード１１を通り電源ＶＳＳへ
流れ、さらに電源ＶＳＳから順方向にバイアスされたダ
イオード１２を通り電源ＶＤＤへと流れる経路を有す
る。
【０００３】以上のような回路を実現するために、従来
は図３に示す断面図をもつ図５のレイアウトパターンを
使用していた。図３において、Ｎ型基板１内にＰウエル
領域２とＮ型の不純物領域８が形成され、さらにＰウエ
ル領域２内にはＰ型の不純物領域６とＮ型のドレイン領
域３及びＮ型のソース領域４が形成されており、Ｎ型の
不純物領域８上には電源ＶＤＤに接続された金属配線と
Ｎ型の不純物領域８とを接続するコンタクトホール群
が、Ｐ型の不純物領域６上には電源ＶＳＳに接続された
金属配線とＰ型の不純物領域６とを接続するコンタクト
ホール群が、Ｎ型のドレイン領域３上には信号入力パッ
ド２に接続された金属配線とＮ型のドレイン領域３とを
接続するコンタクトホール群が、Ｎ型のソース領域４上
には電源ＶＳＳに接続された金属配線とＮ型のソース領
域４とを接続するコンタクトホール群ががそれぞれ形成
されている。Ｎ型のドレイン領域３とＮ型のソース領域
４および電源ＶＳＳに接続されたゲート５が図４内のゲ
ート・コントロール・ダイオード１０を、Ｎ型のドレイ
ン領域３とＰウエル領域２が図４内のダイオード１１
を、Ｐウエル領域２とＮ型基板１が図４内のダイオード
１２をそれぞれ形成している。レイアウト構成上は図５
において、上記Ｎ型の不純物領域８は静電気保護装置の
矩形の外周として形成され、その内側のＰウエル領域２
内にＰ型不純物領域６が同じく矩形のストッパー枠とし
て形成されている。その枠内のＰウエル領域２上にＮ型
のドレイン領域３とＮ型のソース領域４がゲート５をは
さんで交互に配置されている。ここで静電気が印加され
たときノイズ除去のための電流はコンタクトホールが対
向している部分を通るため、その経路は、電源ＶＤＤに
対し負極性の高電圧ノイズが入力パッド２に印加された
場合、ドレイン領域３上のコンタクトホール群と不純物
領域８上のコンタクトホール群の間であり、電源ＶＤＤ
に対し正極性の高電圧ノイズが入力パッド２に印加され
た場合は、ドレイン領域３上のコンタクトホール群と不
純物領域８上のコンタクトホール群との間と、ドレイン
領域３上のコンタクトホール群からソース領域４上のコ
ンタクトホール群と不純物領域６上のコンタクトホール
群を通り不純物領域８上のコンタクトホール群へと至る
経路である。電源ＶＳＳに対し負極性の高電圧ノイズが
入力パッド２に印加された場合、ノイズ除去のため電流
が通る経路はドレイン領域３上のコンタクトホール群と
不純物領域６上のコンタクトホール群の間であり、電源
ＶＳＳに対し正極性の高電圧ノイズが入力パッド２に印
加された場合は、ドレイン領域３上のコンタクトホール
群と不純物領域６上のコンタクトホール群との間及び、
ドレイン領域３上のコンタクトホール群とソース領域４
上のコンタクトホール群との間である。
は図３に示す断面図をもつ図５のレイアウトパターンを
使用していた。図３において、Ｎ型基板１内にＰウエル
領域２とＮ型の不純物領域８が形成され、さらにＰウエ
ル領域２内にはＰ型の不純物領域６とＮ型のドレイン領
域３及びＮ型のソース領域４が形成されており、Ｎ型の
不純物領域８上には電源ＶＤＤに接続された金属配線と
Ｎ型の不純物領域８とを接続するコンタクトホール群
が、Ｐ型の不純物領域６上には電源ＶＳＳに接続された
金属配線とＰ型の不純物領域６とを接続するコンタクト
ホール群が、Ｎ型のドレイン領域３上には信号入力パッ
ド２に接続された金属配線とＮ型のドレイン領域３とを
接続するコンタクトホール群が、Ｎ型のソース領域４上
には電源ＶＳＳに接続された金属配線とＮ型のソース領
域４とを接続するコンタクトホール群ががそれぞれ形成
されている。Ｎ型のドレイン領域３とＮ型のソース領域
４および電源ＶＳＳに接続されたゲート５が図４内のゲ
ート・コントロール・ダイオード１０を、Ｎ型のドレイ
ン領域３とＰウエル領域２が図４内のダイオード１１
を、Ｐウエル領域２とＮ型基板１が図４内のダイオード
１２をそれぞれ形成している。レイアウト構成上は図５
において、上記Ｎ型の不純物領域８は静電気保護装置の
矩形の外周として形成され、その内側のＰウエル領域２
内にＰ型不純物領域６が同じく矩形のストッパー枠とし
て形成されている。その枠内のＰウエル領域２上にＮ型
のドレイン領域３とＮ型のソース領域４がゲート５をは
さんで交互に配置されている。ここで静電気が印加され
たときノイズ除去のための電流はコンタクトホールが対
向している部分を通るため、その経路は、電源ＶＤＤに
対し負極性の高電圧ノイズが入力パッド２に印加された
場合、ドレイン領域３上のコンタクトホール群と不純物
領域８上のコンタクトホール群の間であり、電源ＶＤＤ
に対し正極性の高電圧ノイズが入力パッド２に印加され
た場合は、ドレイン領域３上のコンタクトホール群と不
純物領域８上のコンタクトホール群との間と、ドレイン
領域３上のコンタクトホール群からソース領域４上のコ
ンタクトホール群と不純物領域６上のコンタクトホール
群を通り不純物領域８上のコンタクトホール群へと至る
経路である。電源ＶＳＳに対し負極性の高電圧ノイズが
入力パッド２に印加された場合、ノイズ除去のため電流
が通る経路はドレイン領域３上のコンタクトホール群と
不純物領域６上のコンタクトホール群の間であり、電源
ＶＳＳに対し正極性の高電圧ノイズが入力パッド２に印
加された場合は、ドレイン領域３上のコンタクトホール
群と不純物領域６上のコンタクトホール群との間及び、
ドレイン領域３上のコンタクトホール群とソース領域４
上のコンタクトホール群との間である。
【０００４】
【発明が解決しようとする課題】しかし、従来の図５の
ようなレイアウトパターンの静電気保護装置では、ドレ
イン領域３上のコンタクトホール群と不純物領域８上の
コンタクトホール群が対向して配置されている部分が少
ないため、ドレイン領域３上のコンタクトホール群から
不純物領域８上のコンタクトホール群までの間の経路が
少なく、高電圧，大電流に弱いため破壊を起こすという
問題があった。
ようなレイアウトパターンの静電気保護装置では、ドレ
イン領域３上のコンタクトホール群と不純物領域８上の
コンタクトホール群が対向して配置されている部分が少
ないため、ドレイン領域３上のコンタクトホール群から
不純物領域８上のコンタクトホール群までの間の経路が
少なく、高電圧，大電流に弱いため破壊を起こすという
問題があった。
【０００５】そこで本発明は、上記の問題を解決し、高
電圧，大電流のノイズに対して内部回路を保護する静電
気保護装置を実現するものである。
電圧，大電流のノイズに対して内部回路を保護する静電
気保護装置を実現するものである。
【０００６】
【課題を解決するための手段】本発明の静電気保護装置
は、第１導電型の半導体基板表面に形成された前記第１
導電型とは逆の導電型の第２導電型のウエル領域と第１
導電型の第１領域と前記ウエル領域表面に形成され接地
端子に第１コンタクトホール群で接続された第１導電型
のソース領域と前記ウエル領域表面に形成され入力端子
または出力端子に第２コンタクトホール群で接続された
第１導電型のドレイン領域及び接地端子に接続されたゲ
ートからなるＭＯＳトランジスタであって、前記ＭＯＳ
トランジスタの外周の少なくとも一辺に前記第１領域が
電源端子に第３コンタクトホール群で接続され、前記第
２コンタクトホール群と第３コンタクトホール群の対向
する部分の長さが１００μｍ以上であることを特徴とす
る
は、第１導電型の半導体基板表面に形成された前記第１
導電型とは逆の導電型の第２導電型のウエル領域と第１
導電型の第１領域と前記ウエル領域表面に形成され接地
端子に第１コンタクトホール群で接続された第１導電型
のソース領域と前記ウエル領域表面に形成され入力端子
または出力端子に第２コンタクトホール群で接続された
第１導電型のドレイン領域及び接地端子に接続されたゲ
ートからなるＭＯＳトランジスタであって、前記ＭＯＳ
トランジスタの外周の少なくとも一辺に前記第１領域が
電源端子に第３コンタクトホール群で接続され、前記第
２コンタクトホール群と第３コンタクトホール群の対向
する部分の長さが１００μｍ以上であることを特徴とす
る
【０００７】
【実施例】図１，図２は本発明のＮ型基板上に形成され
た相補型ＭＯＳ半導体装置の信号入力端子の静電気保護
装置における実施例を示すレイアウトパターン図であ
る。図１において、外周には矩形のＮ型不純物領域８が
Ｐウエル領域２を囲む形でＮ型基板上に形成されてお
り、その上部には電源ＶＤＤに接続された金属配線とＮ
型の不純物領域８とを接続するコンタクトホール群が形
成されている。Ｐウエル領域内では図４回路中のダイオ
ード１２をつくるために矩形のＮ型不純物領域７が形成
されており、その上部には電源ＶＤＤに接続された金属
配線とＮ型の不純物領域７とを接続するコンタクトホー
ル群が形成されている。これは、Ｎ型基板とＰウエル領
域により構成されるＮ-Ｐ-ダイオードでは逆方向に電圧
が印加された場合、ツェナー電圧が約５０Ｖと高く、ゲ
ート５が破壊されるため、ツェナー電圧が１５Ｖと低い
Ｎ+Ｐ-ダイオードをＮ型不純物領域７とＰウエル領域に
より形成するためである。そのさらに内側のＰウエル領
域には矩形のＰ型不純物領域６が形成され、その上部に
は電源ＶＳＳに接続された金属配線とＰ型の不純物領域
６とを接続するコンタクトホール群が形成されている。
その内側には矩形のＮ型ドレイン領域３，電源ＶＳＳに
接続された矩形のゲート５，矩形のＮ型ソース領域４が
それぞれ外側から上記の順に形成されており、Ｎ型のド
レイン領域３上には信号入力端子に接続された金属配線
とＮ型のドレイン領域３とを接続するコンタクトホール
群が、Ｎ型のソース領域４上には電源ＶＳＳに接続され
た金属配線とＮ型のソース領域４とを接続するコンタク
トホール群ががそれぞれ形成されている。一方図２では
Ｐウエル領域内において矩形のＰ型不純物領域６の内側
には櫛形のＮ型ドレイン領域３，Ｕ字形のＮ型ソース領
域４が、あいだに電源ＶＳＳに接続されたゲート５をは
さんで形成されており、同じくＮ型のドレイン領域３上
には信号入力回路に接続された金属配線とＮ型のドレイ
ン領域３とを接続するコンタクトホール群が、Ｎ型のソ
ース領域４上には電源ＶＳＳに接続された金属配線とＮ
型のソース領域４とを接続するコンタクトホール群がが
それぞれ形成されている。図１，図２の実施例ともに、
Ｎ型ドレイン領域３とＰウエル領域により図４回路中の
ダイオード１１を構成し、Ｎ型ドレイン領域３とゲート
５及びＮ型ソース領域４により図４回路中のゲート・コ
ントロール・ダイオード１０を構成している。高電圧ノ
イズが電源ＶＤＤと信号入力端子との間に印加されたと
き、それを除去するためにＮ型ドレイン領域４上のコン
タクトホール群とＮ型不純物領域７上のコンタクトホー
ル群との間の経路を通って電流が流れることになるが、
図２の例ではＮ型ドレイン領域４上のコンタクトホール
群とＮ型不純物領域７上のコンタクトホール群が対向し
ている部分の長さが約２００μｍあるため、電源ＶＤＤ
に対するノイズの消去のために電流が流れる経路が多く
なり、電源ＶＤＤに対するノイズ印加時の静電気耐電圧
が高くなっている。一方、図１の例では矩形のＮ型ドレ
イン領域３上のコンタクトホール群がＮ型ドレイン領域
３の三つの辺においてＮ型不純物領域７上のコンタクト
ホール群に対向して配置されており、その部分の長さが
約２２０μｍあるため、電源ＶＤＤに対するノイズの消
去のために電流が流れる経路が多くなり、電源ＶＤＤに
対するノイズ印加時の静電気耐電圧が高くなっている。
た相補型ＭＯＳ半導体装置の信号入力端子の静電気保護
装置における実施例を示すレイアウトパターン図であ
る。図１において、外周には矩形のＮ型不純物領域８が
Ｐウエル領域２を囲む形でＮ型基板上に形成されてお
り、その上部には電源ＶＤＤに接続された金属配線とＮ
型の不純物領域８とを接続するコンタクトホール群が形
成されている。Ｐウエル領域内では図４回路中のダイオ
ード１２をつくるために矩形のＮ型不純物領域７が形成
されており、その上部には電源ＶＤＤに接続された金属
配線とＮ型の不純物領域７とを接続するコンタクトホー
ル群が形成されている。これは、Ｎ型基板とＰウエル領
域により構成されるＮ-Ｐ-ダイオードでは逆方向に電圧
が印加された場合、ツェナー電圧が約５０Ｖと高く、ゲ
ート５が破壊されるため、ツェナー電圧が１５Ｖと低い
Ｎ+Ｐ-ダイオードをＮ型不純物領域７とＰウエル領域に
より形成するためである。そのさらに内側のＰウエル領
域には矩形のＰ型不純物領域６が形成され、その上部に
は電源ＶＳＳに接続された金属配線とＰ型の不純物領域
６とを接続するコンタクトホール群が形成されている。
その内側には矩形のＮ型ドレイン領域３，電源ＶＳＳに
接続された矩形のゲート５，矩形のＮ型ソース領域４が
それぞれ外側から上記の順に形成されており、Ｎ型のド
レイン領域３上には信号入力端子に接続された金属配線
とＮ型のドレイン領域３とを接続するコンタクトホール
群が、Ｎ型のソース領域４上には電源ＶＳＳに接続され
た金属配線とＮ型のソース領域４とを接続するコンタク
トホール群ががそれぞれ形成されている。一方図２では
Ｐウエル領域内において矩形のＰ型不純物領域６の内側
には櫛形のＮ型ドレイン領域３，Ｕ字形のＮ型ソース領
域４が、あいだに電源ＶＳＳに接続されたゲート５をは
さんで形成されており、同じくＮ型のドレイン領域３上
には信号入力回路に接続された金属配線とＮ型のドレイ
ン領域３とを接続するコンタクトホール群が、Ｎ型のソ
ース領域４上には電源ＶＳＳに接続された金属配線とＮ
型のソース領域４とを接続するコンタクトホール群がが
それぞれ形成されている。図１，図２の実施例ともに、
Ｎ型ドレイン領域３とＰウエル領域により図４回路中の
ダイオード１１を構成し、Ｎ型ドレイン領域３とゲート
５及びＮ型ソース領域４により図４回路中のゲート・コ
ントロール・ダイオード１０を構成している。高電圧ノ
イズが電源ＶＤＤと信号入力端子との間に印加されたと
き、それを除去するためにＮ型ドレイン領域４上のコン
タクトホール群とＮ型不純物領域７上のコンタクトホー
ル群との間の経路を通って電流が流れることになるが、
図２の例ではＮ型ドレイン領域４上のコンタクトホール
群とＮ型不純物領域７上のコンタクトホール群が対向し
ている部分の長さが約２００μｍあるため、電源ＶＤＤ
に対するノイズの消去のために電流が流れる経路が多く
なり、電源ＶＤＤに対するノイズ印加時の静電気耐電圧
が高くなっている。一方、図１の例では矩形のＮ型ドレ
イン領域３上のコンタクトホール群がＮ型ドレイン領域
３の三つの辺においてＮ型不純物領域７上のコンタクト
ホール群に対向して配置されており、その部分の長さが
約２２０μｍあるため、電源ＶＤＤに対するノイズの消
去のために電流が流れる経路が多くなり、電源ＶＤＤに
対するノイズ印加時の静電気耐電圧が高くなっている。
【０００８】図６は静電気保護装置のＥＩＡＪ（Ｃ＝２
００ｐＦ，Ｒ＝０Ω）の静電気印加時に於けるコンタク
トホール群の対向する部分の長さに対する静電気耐電圧
の特性グラフ図である。図６によると、コンタクトホー
ル群の対向する部分の長さが１００μｍ以上の領域で静
電気耐電圧のＥＩＡＪにおける一般的下限２５０Ｖを上
回る性能を得ることができる。
００ｐＦ，Ｒ＝０Ω）の静電気印加時に於けるコンタク
トホール群の対向する部分の長さに対する静電気耐電圧
の特性グラフ図である。図６によると、コンタクトホー
ル群の対向する部分の長さが１００μｍ以上の領域で静
電気耐電圧のＥＩＡＪにおける一般的下限２５０Ｖを上
回る性能を得ることができる。
【０００９】
【発明の効果】以上に述べたように本発明によれば高電
圧、大電流のノイズに対して内部回路を保護する静電気
保護装置を実現することができる。
圧、大電流のノイズに対して内部回路を保護する静電気
保護装置を実現することができる。
【００１０】なお、前記ＭＯＳトランジスタはそのゲー
トに接地電位を接続しない場合、またはゲートがない場
合も有り得る。
トに接地電位を接続しない場合、またはゲートがない場
合も有り得る。
【図１】本発明を静電気保護装置に応用した実施例を示
すレイアウト図である。
すレイアウト図である。
【図２】本発明を静電気保護装置に応用した実施例を示
すレイアウト図である。
すレイアウト図である。
【図３】従来の静電気保護装置の断面図である。
【図４】本発明及び従来の静電気保護装置の一例を示す
回路図である。
回路図である。
【図５】図４の従来のレイアウト図である。
【図６】コンタクトホール群の対向する部分の長さに対
する静電耐電圧の特性図である。
する静電耐電圧の特性図である。
１……Ｎ型半導体基板 ２……Ｐウエル領域 ３……Ｎ型ドレイン領域 ４……Ｎ型ソース領域 ５……ゲート ６……Ｐ型不純物領域 ７，８……Ｎ型不純物領域 １０……ゲート・コントロール・ダイオード １１，１２……ダイオード １３……Ｎｃｈトランジスタ １４……Ｐｃｈトランジスタ １５……電源ＶＤＤ １６……電源ＶＳＳ １７……入力パッド １８……金属配線 １９……コンタクトホール ２０……絶縁膜
Claims (2)
- 【請求項１】 第１導電型の半導体基板表面に形成され
た前記第１導電型とは逆の導電型の第２導電型のウエル
領域と第１導電型の第１領域と前記ウエル領域表面に形
成され接地端子に第１コンタクトホール群で接続された
第１導電型のソース領域と前記ウエル領域表面に形成さ
れ入力端子または出力端子に第２コンタクトホール群で
接続された第１導電型のドレイン領域及び接地端子に接
続されたゲートからなるＭＯＳトランジスタであって、
前記ＭＯＳトランジスタの外周の少なくとも一辺に前記
第１領域が電源端子に第３コンタクトホール群で接続さ
れ、前記第２コンタクトホール群と第３コンタクトホー
ル群の対向する部分の長さが１００μｍ以上であること
を特徴とする静電気保護装置。 - 【請求項２】 請求項１記載の第１導電型がＮ型である
ことを特徴とする静電気保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786192A JP3355651B2 (ja) | 1992-06-25 | 1992-06-25 | 静電気保護回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786192A JP3355651B2 (ja) | 1992-06-25 | 1992-06-25 | 静電気保護回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613563A true JPH0613563A (ja) | 1994-01-21 |
| JP3355651B2 JP3355651B2 (ja) | 2002-12-09 |
Family
ID=15857449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16786192A Expired - Fee Related JP3355651B2 (ja) | 1992-06-25 | 1992-06-25 | 静電気保護回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355651B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998016721A1 (en) | 1996-10-15 | 1998-04-23 | C. I. Kasei Co., Ltd. | Resin-coated segment, and manufacture thereof |
| JP2010206186A (ja) * | 2009-02-09 | 2010-09-16 | Semiconductor Energy Lab Co Ltd | 保護回路、半導体装置、光電変換装置および電子機器 |
| JPWO2019145827A1 (ja) * | 2018-01-25 | 2021-01-28 | 株式会社半導体エネルギー研究所 | 半導体材料、および半導体装置 |
-
1992
- 1992-06-25 JP JP16786192A patent/JP3355651B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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