JPH0612818B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0612818B2 JPH0612818B2 JP59101021A JP10102184A JPH0612818B2 JP H0612818 B2 JPH0612818 B2 JP H0612818B2 JP 59101021 A JP59101021 A JP 59101021A JP 10102184 A JP10102184 A JP 10102184A JP H0612818 B2 JPH0612818 B2 JP H0612818B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- source
- current
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置に関し、高インピーダンス入力で
あり、高出力電流が得られ、かつ、素子特性劣化の少な
い新規な構造に関するものである。
あり、高出力電流が得られ、かつ、素子特性劣化の少な
い新規な構造に関するものである。
従来例の構成とその問題点 素子の微細化に伴なって発生する問題点の一つにホット
キャリアの問題がある。このホットキャリアは、ドレイ
ン接合近傍の高電界領域で発生し閾値電圧変動、gm劣化
等の問題を引き起こす。ドレイン接合近傍の電界を緩和
するため、ドレイン接合のチャンネル側にドレインに接
したドレインと不純物の型が同一である低不純物領域を
設けた構造（以下ＬＤＤ〔Lightly doped drain〕構造
と略す）等がとられている。
キャリアの問題がある。このホットキャリアは、ドレイ
ン接合近傍の高電界領域で発生し閾値電圧変動、gm劣化
等の問題を引き起こす。ドレイン接合近傍の電界を緩和
するため、ドレイン接合のチャンネル側にドレインに接
したドレインと不純物の型が同一である低不純物領域を
設けた構造（以下ＬＤＤ〔Lightly doped drain〕構造
と略す）等がとられている。
第１図は、従来のＬＤＤ構造を有するＭＯＳ ＦＥＴの
断面図である。１はｐ型シリコン基板、２はゲート酸化
膜、３はゲート電極、４Ａはソース領域、４Ｂはドレイ
ン領域、５は低不純物濃度領域、６はSiO2よりなるサイ
ドウォールである。ドレインのチャンネル側に低不純物
濃度領域を設けたことにより、ドレイン接合部の横方向
電界が緩和されホットキャリアの発生をおさえることが
できる。
断面図である。１はｐ型シリコン基板、２はゲート酸化
膜、３はゲート電極、４Ａはソース領域、４Ｂはドレイ
ン領域、５は低不純物濃度領域、６はSiO2よりなるサイ
ドウォールである。ドレインのチャンネル側に低不純物
濃度領域を設けたことにより、ドレイン接合部の横方向
電界が緩和されホットキャリアの発生をおさえることが
できる。
しかし、構造上チャンネル領域と、ドレイン領域の間に
低不純物濃度領域５が必要となる。また製造上ドレイン
形成のマスクとして、ゲートの両側に、サイドウォール
６を形成する必要がある。これらは素子の微細化に反
し、素子面積を大きくすることとなる。さらにサイドウ
ォール６を用いるＬＤＤ構造は、サイドウォール形成の
必要条件として、サイドウォール幅の１．５〜２倍以上
のゲート電界膜厚を必要とし、段差等の問題が発生す
る。
低不純物濃度領域５が必要となる。また製造上ドレイン
形成のマスクとして、ゲートの両側に、サイドウォール
６を形成する必要がある。これらは素子の微細化に反
し、素子面積を大きくすることとなる。さらにサイドウ
ォール６を用いるＬＤＤ構造は、サイドウォール形成の
必要条件として、サイドウォール幅の１．５〜２倍以上
のゲート電界膜厚を必要とし、段差等の問題が発生す
る。
発明の目的 本発明は、上記問題点を解決するもので、高インピーダ
ンス入力であるというＭＯＳＦＥＴの特徴を有しなが
ら、ゲート電圧の制御下で高出力電流が得られ、かつ素
子特性劣化の少ない、微細化可能な半導体装置を提供せ
んとするものである。
ンス入力であるというＭＯＳＦＥＴの特徴を有しなが
ら、ゲート電圧の制御下で高出力電流が得られ、かつ素
子特性劣化の少ない、微細化可能な半導体装置を提供せ
んとするものである。
発明の構成 本発明は、上記目的を達する為、通常のＭＯＳＦＥＴの
ドレイン領域内に、ドレインと導電型の異なる領域を形
成し、たとえばこれをエミッタとし、従来のドレイン領
域をベース、ドレイン・ソースをとり囲む領域をコレク
タとしたバイポーラトランジスタを形成し、チャネル電
流をベース電流としてドレインのトランジスタに注入す
ることにより、出力としては、このバイポーラトランジ
スタのもつ電流増幅率ＨFEにより増幅された電流を得る
というものである。またソース領域とこのソース領域と
接する基板領域との間をこれらが接する表面上に設けら
れた同一の電極で短絡されるというものである。
ドレイン領域内に、ドレインと導電型の異なる領域を形
成し、たとえばこれをエミッタとし、従来のドレイン領
域をベース、ドレイン・ソースをとり囲む領域をコレク
タとしたバイポーラトランジスタを形成し、チャネル電
流をベース電流としてドレインのトランジスタに注入す
ることにより、出力としては、このバイポーラトランジ
スタのもつ電流増幅率ＨFEにより増幅された電流を得る
というものである。またソース領域とこのソース領域と
接する基板領域との間をこれらが接する表面上に設けら
れた同一の電極で短絡されるというものである。
実施例の説明 以下、本発明の実施例を図面に従って説明する。第２図
ａは、本実施例の半導体装置の断面図である。２１はｎ
型基板で、２２はｐウェル領域、２３，２４はそれぞれ
ソース，ドレイン領域である。２５はドレイン２４領域
中に形成されたｐ型領域、Al配線などの導電性材料２６
はソース領域２３とｐウェル領域２２を短絡する。電極
２７はｐ型領域に接続されている。２８はゲート電極、
２９はゲート酸化膜、３０は酸化膜である。本実施例に
示した構造の等価回路を第２図ｂに示す。同図ａに対応
する部分には同一の符号が記されている。ゲート電極２
８にソース２３、ドレイン24からなるＭＯＳＦＥＴにチ
ャンネルが形成される様に電位を与えると、ソース２
３，ドレイン２４間に電流が流れる。この電流は、ドレ
イン２４をベースとするバイポーラトランジスタのエミ
ッタ２５，コレクタ２２からなるバイポーラトランジス
タのベース電流となり、電極２７からはこのベース電流
（チャネル電流）をバイポーラトランジスタの電流増幅
率（ｈFE）倍された電流出力が得られる。したがってＭ
ＯＳＦＥＴのチャンネル部分を流れる電流は、得たい出
力電流のｈFE分の１ですみ、素子劣化もそれだけ起こり
にくい。さらに、ソース２３，ドレイン２４間の電位差
は、ＭＯＳＦＥＴが動作時にほぼ０となり、この点から
も、素子特性劣化の防止に効果がある。またソース領域
２３とこのソース領域と接するｐウェル領域２２との間
がこれらが接する表面上に設けられた同一の電極２６で
短絡されているため、同一のコンタクト窓で接続が出
来、ソースとは別の一で基板電位を取る場合に比べ微細
化の上で有効であると共に、基板電位の特にソース拡散
層近傍でのソース電位に対する変化が少なくラッチアッ
プ状態になる事はなく、ゲート電圧を下げると元の状態
に復帰させる事が可能である。すなわちゲート電圧での
電流の制御が可能である。本実施例に示した構造では、
エミッタ領域２５の形成には電極２７を接結するための
コンタクト窓を通して行なうことができるので、新た
に、マスクズレに対するマージンをとる必要がなく、こ
の点でもＬＤＤ構造の様な従来構造よりも微細化に適し
ている。
ａは、本実施例の半導体装置の断面図である。２１はｎ
型基板で、２２はｐウェル領域、２３，２４はそれぞれ
ソース，ドレイン領域である。２５はドレイン２４領域
中に形成されたｐ型領域、Al配線などの導電性材料２６
はソース領域２３とｐウェル領域２２を短絡する。電極
２７はｐ型領域に接続されている。２８はゲート電極、
２９はゲート酸化膜、３０は酸化膜である。本実施例に
示した構造の等価回路を第２図ｂに示す。同図ａに対応
する部分には同一の符号が記されている。ゲート電極２
８にソース２３、ドレイン24からなるＭＯＳＦＥＴにチ
ャンネルが形成される様に電位を与えると、ソース２
３，ドレイン２４間に電流が流れる。この電流は、ドレ
イン２４をベースとするバイポーラトランジスタのエミ
ッタ２５，コレクタ２２からなるバイポーラトランジス
タのベース電流となり、電極２７からはこのベース電流
（チャネル電流）をバイポーラトランジスタの電流増幅
率（ｈFE）倍された電流出力が得られる。したがってＭ
ＯＳＦＥＴのチャンネル部分を流れる電流は、得たい出
力電流のｈFE分の１ですみ、素子劣化もそれだけ起こり
にくい。さらに、ソース２３，ドレイン２４間の電位差
は、ＭＯＳＦＥＴが動作時にほぼ０となり、この点から
も、素子特性劣化の防止に効果がある。またソース領域
２３とこのソース領域と接するｐウェル領域２２との間
がこれらが接する表面上に設けられた同一の電極２６で
短絡されているため、同一のコンタクト窓で接続が出
来、ソースとは別の一で基板電位を取る場合に比べ微細
化の上で有効であると共に、基板電位の特にソース拡散
層近傍でのソース電位に対する変化が少なくラッチアッ
プ状態になる事はなく、ゲート電圧を下げると元の状態
に復帰させる事が可能である。すなわちゲート電圧での
電流の制御が可能である。本実施例に示した構造では、
エミッタ領域２５の形成には電極２７を接結するための
コンタクト窓を通して行なうことができるので、新た
に、マスクズレに対するマージンをとる必要がなく、こ
の点でもＬＤＤ構造の様な従来構造よりも微細化に適し
ている。
発明の効果 以上説明したように、本発明によれば、ＭＯＳトランジ
スタの高インピーダンス入力である点と、バイポーラト
ランジスタの高出力電流が得られるという長所をかねそ
なえ、かつ、ＭＯＳトランジスタのチャンネル内を流れ
る電流が少なく、またソース・ドレイン間の電位差も小
さいことから素子劣化の少ないデバイスが得られる。ま
たソース領域とこのソース領域と接する基板領域との間
をこれらが接する表面上に設けられた同一の電極で短絡
するため、同一のコンタクト窓で接続が出来、ソースと
は別の位置で基板電位を取る場合に比べ微細化の上で有
効であると共に、基板電位の特にソース拡散層近傍での
ソース電位に対する変化が少なくラッチアップ状態にな
る事はなく、ゲート電圧を下げると元の状態に復帰させ
る事が可能である。
スタの高インピーダンス入力である点と、バイポーラト
ランジスタの高出力電流が得られるという長所をかねそ
なえ、かつ、ＭＯＳトランジスタのチャンネル内を流れ
る電流が少なく、またソース・ドレイン間の電位差も小
さいことから素子劣化の少ないデバイスが得られる。ま
たソース領域とこのソース領域と接する基板領域との間
をこれらが接する表面上に設けられた同一の電極で短絡
するため、同一のコンタクト窓で接続が出来、ソースと
は別の位置で基板電位を取る場合に比べ微細化の上で有
効であると共に、基板電位の特にソース拡散層近傍での
ソース電位に対する変化が少なくラッチアップ状態にな
る事はなく、ゲート電圧を下げると元の状態に復帰させ
る事が可能である。
第１図は従来のホット・キャリヤ効果の軽減を目的とし
たＬＤＤ構造の半導体装置の断面図、第２図(a)は本発
明の一実施例の半導体装置の断面図、第２図(b)は同図
(a)の等価回路図である。 ２３……ソース領域、２４……ドレインとベースをかね
る領域、２５……エミッタ領域、２２……コレクタとＭ
ＯＳの基板をかねる領域、２６，２７……配線。
たＬＤＤ構造の半導体装置の断面図、第２図(a)は本発
明の一実施例の半導体装置の断面図、第２図(b)は同図
(a)の等価回路図である。 ２３……ソース領域、２４……ドレインとベースをかね
る領域、２５……エミッタ領域、２２……コレクタとＭ
ＯＳの基板をかねる領域、２６，２７……配線。
Claims (1)
- 【請求項１】ＭＯＳ電界効果トランジスタのドレイン領
域内に、前記ドレイン領域と異なる導電性の半導体領域
が設けられ、かつこの半導体領域に第１の電極が接続さ
れ、ソース領域とこのソース領域と接する基板領域との
間がこれらが接する表面上に設けられた第２の電極で短
絡されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101021A JPH0612818B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101021A JPH0612818B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245177A JPS60245177A (ja) | 1985-12-04 |
| JPH0612818B2 true JPH0612818B2 (ja) | 1994-02-16 |
Family
ID=14289542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101021A Expired - Lifetime JPH0612818B2 (ja) | 1984-05-18 | 1984-05-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612818B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4712124A (en) * | 1986-12-22 | 1987-12-08 | North American Philips Corporation | Complementary lateral insulated gate rectifiers with matched "on" resistances |
| JPH02101747A (ja) * | 1988-10-11 | 1990-04-13 | Toshiba Corp | 半導体集積回路とその製造方法 |
-
1984
- 1984-05-18 JP JP59101021A patent/JPH0612818B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245177A (ja) | 1985-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4969023A (en) | SOS transistor structure | |
| US4996574A (en) | MIS transistor structure for increasing conductance between source and drain regions | |
| US4599576A (en) | Insulated gate type field effect semiconductor device and a circuit employing the device | |
| JP3110262B2 (ja) | 半導体装置及び半導体装置のオペレーティング方法 | |
| US4547791A (en) | CMOS-Bipolar Darlington device | |
| US4814287A (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JPS63166269A (ja) | 相補形横方向絶縁ゲート整流器 | |
| JPS60210861A (ja) | 半導体装置 | |
| JPS63141375A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPS6119164A (ja) | 相補型集積回路とその製造方法 | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| JP2825038B2 (ja) | 半導体装置 | |
| JPH0612818B2 (ja) | 半導体装置 | |
| JPS6123669B2 (ja) | ||
| JPS6241428B2 (ja) | ||
| JPH05190561A (ja) | 半導体装置 | |
| JPH04225238A (ja) | ラテラルトランジスタ及びそれを用いたカレントミラー回路 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JP3233510B2 (ja) | 半導体装置の製造方法 | |
| JPS6046064A (ja) | 半導体装置 | |
| JPH0817206B2 (ja) | 半導体装置 | |
| JPH0543303B2 (ja) | ||
| JPH05129425A (ja) | 半導体装置およびその製造方法 | |
| JP3016340B2 (ja) | 半導体装置及びその製造方法 | |
| JPH088359B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |