JPH06119290A

JPH06119290A - 情報バスに結合されたインターフェース回路間に高性能相互接続を施すための方法及び装置

Info

Publication number: JPH06119290A
Application number: JP3317969A
Authority: JP
Inventors: Mark P Woodbury; ピーウッドバリーマーク; Richard E Hudnall; イーハドノールリチャード; Philip G Hunt; ジーハントフィリップ
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1990-12-07
Filing date: 1991-12-02
Publication date: 1994-04-28
Also published as: US5191581A

Abstract

(57)【要約】（修正有）【目的】情報バスを柔軟に相互接続するための装置及び
方法を提供し、且つ多数の共通の部品を使用して最小の
コストで多重接続を達成する。【構成】各々複数のデータラインを有する第１及び第２
の情報バスを相互接続するため、各々ツイスト対ケーブ
ルからなる一対の単一方向情報経路が、２５ＭHzストロ
ーブとともに与えられるている。情報は擬ＥＣＬ信号レ
ベルを使用して転送される。一対のクロック差動受信機
回路が与えられ、データが、転送クロック信号の上昇及
び下降端の両方を使用して相互接続バスを介して転送さ
れ、一方のバスから他方のバスへ５０ＭHzの速度で転送
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムに
関し、更に詳細には多重バスを採用するデータ処理シス
テムに関する。

【０００２】

【従来の技術】コンピュータ及びデータ処理システムに
おいては、バスは通常システムの種々の構成要素を相互
に接続するために使用される。例えば、中央処理ユニッ
トは典型的にはメモリー要素、入力／出力（Ｉ／Ｏ）装
置等にバスを介して接続される。このバスは各要素の動
作に関連する信号を搬送する。これらの信号は、例え
ば、データ信号、クロック信号、及び制御信号を含む。
このバスはこのような信号をバスと接続する全ての要素
に送り、所望の動作がコンピュータシステムによって達
成されるようにしなければならない。

【０００３】コンピュータシステムが、たんだんより高
いレベルの機能を達成するようになると、時々コンピュ
ータシステム内に２つ以上のバスを設けることが望まれ
る。例えば、プロセッサー及び高速メモリー要素を相互
に接続する高速メインシステムバスを設け、且つディス
ク駆動装置及びテープ駆動装置の様なＩ／Ｏ装置をＩ／
Ｏ制御に相互接続する別のバスを設けることが望まれる
ことがある。

【０００４】初めは、コンピュータシステムの製造者
は、システムの構成要素を相互接続するための各自独特
のバスを設けていた。現在、標準バスの使用への傾向が
増大している。この場合、バスの仕様が全製造者によっ
て使用されるために公表されている。それで多くの製造
者が標準バスで特に使用される部品を供給できる。複数
の種々の多重標準バスが現在利用可能であり、各バスは
それぞれの特徴を有する異なった集合体となっている。
しかしながら、種々の異なる形態の標準バスに接続され
た要素を採用するコンピュータシステムを組み立てるこ
とが可能となることの必要性が増大している。この様な
相互接続を提供する装置及び方法は従来技術として知ら
れている。既知の相互接続システムはシリアルケーブ
ル、リボンケーブル及び光りファイバーを採用する。例
えば、ＩＢＵＳとして知られる相互接続を使用するコン
ピュータバスを相互接続するための方法及び装置がDavi
d W. Hartwell 他に与えられ、本出願人に譲渡された１
９８９年８月１５日発行の米国特許第４，８５８，２３
４号に記述されている。

【０００５】この様な傾向の結果として、相互接続シス
テムが異なる特徴を有することの重要性が明らかになる
であろう。例えば、相互接続システムがバス間で高い転
送速度を与え、高性能のバスの機能が非能率的な相互接
続システムによって損なわれることがないことが望まれ
る。異なるサイズの情報バスを相互接続するための方法
及び装置を提供し、バス間で背面接続をすること無し
に、異なるキャビネットの情報バスを相互に接続する方
法及び装置が更に望まれている。キャビネット間の接続
は、高い耐ノイズ性及び低いノイズ輻射を有することを
必要とする。また、最小数の相互接続ラインを利用する
バスを相互接続するための方法及び装置を提供すること
が望まれている。

【０００６】標準バスの数の増加と共に、製造者が製造
製品を可能な限り種々の標準バスで相互接続することが
できることが重要である。各バスの対に対して慣習的な
相互接続方法及び装置を実現すると高い設計及び製造コ
ストがもたらされる。従って、特に柔軟な情報バスを相
互接続ための装置及び方法を提供し、且つ多数の共通の
部品を使用して最小のコストで多重接続を達成すること
が望まれている。

【０００７】上の要求を完全に満たす情報バスを相互に
接続するための公知の方法及び装置は知られていない。

【０００８】

【発明の要約】本発明の目的は、現在知られている方法
及び装置よりも上記の要求を完全に満足する情報バスを
接続するための方法及び装置を提供することにある。本
発明の別の目的及び特徴が以下の記述に記されおり、こ
の記述から明らかになるか、又は本発明を実施すること
により学習することができる。本発明の目的及び特徴は
添付された請求の範囲に特に指摘された手段及びこれら
の組み合わせによって実現され、達成される。

【０００９】本願の目的を達成し、本発明の目的に従っ
て、具体化され、本発明書に広範囲に渡って記述された
本発明は、或る一つの形態では、それぞれ複数のデータ
ラインを有する第１及び第２の情報バスにそれぞれ結合
された第１及び第２のインターフェース回路からなる。
この装置は、複数のデータ信号を各々有する第１及び第
２の単一方向情報経路を有し、各情報経路のデータ信号
の数は、情報バスの少なくとも一つ内のデータラインの
数よりも少ない。この装置は更に、第１のインターフェ
ース回路からの情報の集合の第１の対をそれぞれ同時に
受信するためのレジスタの第１の対からなり、１のイン
ターフェース回路に結合するための第１の相互接続モジ
ュール、第１の情報経路のデータラインを介してレジス
タの第１の対から情報の集合の第１の対の各集合を順次
転送するための第１のマルチプレクサ、及びこの第１の
マルチプサクサに結合した第１のコネクタからなる。こ
の装置はまた、情報の集合の第１の対の組みを第２のイ
ンターフェース回路にそれぞれ供給するためのレジスタ
の第２の対からなり、第２のインターフェース回路に結
合するための第２の相互接続モジュール、除去可能に第
１のコネクタに接続される第２のコネクタ、及び第２の
コネクタに結合され、第１のマルチプレクサによって順
次転送された情報の集合の第１の対を受信し、且つ情報
の集合の第１の対をレジスタの第２の対にそれぞれ供給
するための第１のデマルチプレクサを含む。この装置
は、第２のインターフェース回路に結合するための第３
の相互接続モジュールを含み、且つ情報の集合の第２の
対の組みを第２のインターフェース回路からそれぞれ受
信するためのレジスタの第３の対、第２のコネクタに結
合され、レジスタの第３の対から、情報の集合の第２の
対の各集合を第２の情報経路のデータラインを介して順
次転送するための第２のマルチプレクサを含む。この装
置はまた情報の集合の第２の対の組みを第１のインター
フェース回路にそれぞれ同時に供給するレジスタの第４
の対、及び第１のコネクタに接続し、第２のマルチプレ
クサによって順次転送された情報の集合の第２の対を受
信し、且つ情報の集合の第２の対をレジスタの第４の対
に供給するための第２のデマルチプレクサを含む。

【００１０】別の形態では、本発明は、各々複数のデー
タラインを有する第１及び第２の情報バスにそれぞれ結
合した第１及び第２のインターフェースを相互に接続す
る方法からなる。この方法は、第１のインターフェース
回路からの情報の集合の第１の対をレジスタの第１の対
にぞれぞれ同時に受信し、第１のマルチプレクサを作動
して、第１の情報経路のデータラインを渡ってレジスタ
の第１の対から、情報の集合の第１の対の各集合を順次
転送する工程を含む。この方法は、レジスタの第２の対
内に、第１のマルチプレクサによって順次転送された情
報の集合の第１の対をそれぞれ受信し、レジスタの第２
の対からの情報の集合の第１の対を第２のインターフェ
ース回路にそれぞれ同時に供給する付加的な工程を含
む。この方法は、第２のインターフェース回路からの情
報の集合の第２の対をレジスタの第３の対にそれぞれ同
時に受信し、第２のマルチプレクサを作動して、レジス
タの第３の対からの情報の組みの第２の対の各集合を第
２の情報経路のデータラインを介して順次転送する工程
を更に含む。この方法は、レジスタの第４の対内に、第
２のマルチプレクサによって順次転送された情報の組み
の第２の対をそれぞれ受信し、レジスタの第４の対から
の情報の集合の第２の対を第１のインターフェース回路
にそれぞれ同時に供給する最終工程を含む。

【００１１】明細書の一部として組み込まれる添付図面
は本発明の一実施例のみを図示しており、記述を伴っ
て、本発明の原理を説明している。

【００１２】

【実施例】本発明の現在好適な実施例が詳細に説明され
る。この実施例は添付された図面に図示されている。図
面を通して、同様の文字が同様の構成要素に対して付さ
れている。図１は、本発明を具体化するデータ処理シス
テム２０の実施例である。システム２０は第１及び第２
のサブシステム２２及び２４を含む。サブシステム２２
は好適な実施例においては、ディジタルイクイップメン
トコーポレーションによって製造されたＤＥＣステーシ
ョン５０００／２００エンジニアリングワークステーシ
ョンからなる。サブシステム２２はシステムバス２６に
よって相互接続された複数の部分を含む。バス２６は好
適な実施例では、ＴＵＲＢＯチャンネルとして知られる
標準の３２ビット公共バスからなり、背面ワイヤリング
によって相互接続された多重スロットを有するキャビネ
ットを含む。この「３２ビット」の行き先は、異なる時
刻にアドレス及びデータ情報を運ぶＴＵＲＢＯチャンネ
ルの３２の信号ラインに向けられる。この様なラインは
以下「データライン」と呼ばれ、アドレス及びデータ情
報以外の情報の形態を搬送する制御ラインから区別され
る。

【００１３】ＴＵＲＢＯチャンネルはディジタルイクイ
ップメントコーポレーション製造の製品で使用される内
部システムバスである。ＴＵＲＢＯチャンネルは「公開
アーキテクチャー」バスであり、このＴＵＲＢＯチャン
ネルの詳細な仕様は、ディジタルイクイップメントコー
ポレーションから公に入手可能なＴＵＲＢＯチャンネル
ハードウエアー仕様、整理番号ＥＫ−３６９ＡＡ−ＯＤ
−００５に詳細に記述されている。サブシステム２２は
システムバス２６に接続されたシステムモジュール２８
を含む。好適な実施例では、システムモジュール２８は
Ｒ３０００プロセッサーからなる。

【００１４】サブシステム２２は複数のオプションモジ
ュールを同様に含む。この様なオプションモジュールは
メモリー３０を含むことができる。通信（イーサネッ
ト）制御器３２（図１でＮＩと示されている）、及び小
コンピュータシステムインターフェース（ＳＣＳＩ）制
御器３４を含むことができる。サブシステム２２は別の
メモリー及び制御器の様な別のシステム部分を受入する
ことができる一対のスロット３６、３８を含ことができ
る。

【００１５】システム２０はまた相互接続バス４６によ
って相互に接続された第１及び第２のアダプターモジュ
ール４２、４４からなる相互接続装置４０を含む。アダ
プターモジュール４２はＴＵＲＢＯチャンネルキャビネ
ットにスロットを占有させることによりシステムバス２
６に取り外し可能に接続される。好適な実施例において
は、第２のサブシステム２４は第２のシステムバス４８
を含むＶＭＥバスシステムからなる。システムバス４８
は、好適な実施例においては、ＶＭＥバスからなる。こ
のバスは、別のデータ及びアドレスラインと非同期でイ
ンターロックされるバスである。このＶＭＥバスはＩＥ
ＥＥ標準１０１４によって定義される工業標準バスであ
る。サブシステム２４は更に複数のＶＭＥＩ／Ｏボード
５０を含む、このボードはモトローラコーポレーション
を含む複数の供給源から商業的に入手可能であり、アレ
イ処理、イメージ処理、通信制御、及びＩ／Ｏ操作の様
な機能を達成することができる。第２のアダプターモジ
ュール４４は、バス４８のスロットに差し込むことによ
り第２のシステムバス４８に除去可能に接続される。

【００１６】本発明は各種の異なるバスを相互接続する
ための能力を提供するが、好適な実施例におけるサブシ
ステム２２はホストサブシステムからなり、サブシステ
ム２４はＩ／Ｏサブシステムからなる。第１のサブシス
テムバス２６は「ＴＵＲＢＯチャンネル」（又は３ＭＡ
Ｘ）と呼ばれ、システムバス４８は「ＶＭＥバス」と呼
ばれる。アダプター４２はホストアダプター４２と呼ば
れる。ホストアダプター４２は時々表で３ＶＩＡと呼ば
れる。同様にアダプター４４はＩ／Ｏアダプター４４又
は表で「ＭＶＩＢ」と呼ばれる。相互接続バス４６は表
で「ＹＡバス」と呼ばれる。

【００１７】図２を参照して、相互接続装置４０が詳細
に示される。装置４０の相互接続バス４６は、各々複数
のデータ信号を有する第１及び第２の多重導体単一方向
情報経路を含む。各情報経路におけるデータ信号の数は
ＴＵＲＢＯチャンネル２６及びＶＭＥバス４８内のデー
タラインの数よりも少ない。好適な実施例では、情報経
路５２、５４は各々１６個のデータ信号を含む。特に、
情報経路５２は第１及び第２のツイストペアケーブル５
６、５８からなり、各々のケーブルは、複数のツイスト
ペア導体及び第１及び第２の導体６０、６２に接続され
る。経路５４は導体６２、６０にそれぞれ接続される第
３及び第４のツイストペアケーブル６４、６６を含む。
更に、情報経路５２、５４は各々３つの極性信号、３つ
の形態及びマスク信号、ストローブ信号、及びリセット
信号を含む。情報経路５２、５４は従ってブレード及び
フォイルシールドの両方で包囲されたツイスト導体の４
７個の対（足す３つのスペアー）を含む。情報経路５
２、５４のピン数が、好適な実施例に関して、表１に示
されている。

【００１８】

【表１】各信号はツイストペアワイヤリングを伴う二つのピンを
必要とする。本発明の好適な実施例はシールドによっで
包囲され、第１及び第２の導体６０及び６２によよって
相互接続された５０個のツイスト導体ペアを含む単一の
ケーブルを採用するが、本発明はこれに限定されない。
勿論採用できる別の形態の接続は当業者により容易に理
解される。

【００１９】装置４０はまた第１、第２、第３及び第４
の相互接続モジュール６８、７０、７２及び７４を含
む。モジュール６８及び７２は同等であり各々相互接続
送信器からなる。モジュール７０及び７４は同等であ
り、各々相互接続受信機からなる。従って、モジュール
６８及び７０のみか詳細に記述される。ホストアダプタ
ー４２はホストインターフェース回路７５を含み、アダ
プター４４はＩ／Ｏインターフェース回路７６を含む。

【００２０】好適な実施例に従うと、ホストインターフ
エース回路７５はＴＵＲＢＯチャンネル２６の様な第１
の情報バスとインターフェースする様に特別に構成され
ている。Ｉ／Ｏインターフェース回路７６はＶＥＭバス
４８の様な第２の情報バスとインターフェースする様に
特別に構成されている。以下により詳細に記述される様
に、ホストインターフェース回路７５は、ＴＵＲＢＯチ
ャンネル仕様の部分として定義されたインストラクショ
ンを使用するＴＵＲＢＯチャンネル２６を介して受信及
び送信を行う。同様に、Ｉ／Ｏインターフェース回路７
６はＶＭＥバス４８を介して送信及び受信を行う。この
バスは、ＶＭＥバス仕様の部分として定義されるインス
トラクションを使用する。しかしながら、本発明の重要
な特徴は、相互接続バス４６及び相互接続モジュール６
８−７４を別のホストインターフェース回路７５及び別
のＩ／Ｏインターフェース回路７６と関連して採用する
ことにより、容易に最小の設計努力により、ＴＵＲＢＯ
チャンネル２６及びＶＭＥバス４８以外の情報バスを相
互に接続することにある。例えば、ホストインターフェ
ース回路７５はディジタルイクイィプメントコーポレー
ションによって製造されたＤＥＣシステム５５０ＲＩＳ
Ｃベースサーバを採用するシステムとインターフェース
する様に設計できる。また、Ｉ／Ｏインターフェース７
６はフューチャーバス (Futurebus)の様な別のバスを採
用するシステムとインターフェースする様に再設計され
る。

【００２１】図２から分かる様に、データはＴＵＲＢＯ
チャンネル２６とホストインターフエース回路７５との
間を双方向に流れる。データは、ホストインターフェー
ス回路７５から第１のコネクタ６０、第２のコネクタ６
２、第２のツイストペアケーブル５８及び第２の相互接
続モジュール７０を介して、Ｉ／Ｏインターフェース回
路７６へ一方向で流れる。データはＩ／Ｏインターフェ
ース回路７６及びＶＭＥバス４８との間を双方向で流れ
る。データはＩ／Ｏインターフェース回路７６から第３
の相互接続モジュール７２、第３のツイストペアケーブ
ル６４、第２のコネクタ６２、第１のコネクタ６０、第
４のツイストペアケーブル６６、及び第４の相互接続モ
ジュール７４を介してホストインターフェース回路７５
に一方向で流れる。

【００２２】上述されたＴＵＲＢＯチャンネル使用によ
り完全に記述されたように、ＴＵＲＢＯチャンネル２６
は４０ｎＳサイクル時間で同期して３２ビットが切り替
わるアドレスデータバスである。直接メモリーアクセス
（ＤＭＡ）で１００メガバイト／秒迄の転送能力があ
る。ＴＵＲＢＯチャンネル２６はスロット毎に一つの割
り込みをサポートし、「ＳＥＬ」ラインで５１２Ｍバイ
ト迄のＩ／Ｏをマップする。仲裁がＤＭＡに与えられて
いる。ＶＭＥバス４８で回線争奪が生じる場合は、「衝
突」信号が、ＣＰＵ読出し及び書き込み要求を「再び試
みる」ことを可能にする。バイトマスクバイトが、ＤＭ
Ａでなく、（アドレスフィールド内の）ＣＰＵＩ／Ｏト
ランザクションに対してサポートされる。ホストアダプ
ター４２は読出し−改変−書込みサイクル（非アトミッ
ク）を達成して、メモリー回路３０（図１）へのＤＭＡ
バイト書き込みを可能にする。ＴＵＲＢＯチャンネル２
６によってサポートされるインストラクション形態が表
２に記述される。

【００２３】

【表２】図３を参照すると、ホストインターフェース回路７５の
詳細なブロック図が示される。図３に示される様に、バ
ッファー８０によってＴＵＲＢＯチャンネル２６及びホ
ストインターフェース回路７５の間をデータが転送され
る。バッファー８０は、例えば、インテグレーティドデ
ィバイステクノロジーインク（ＩＤＴ）から商業的に入
手可能な型番２９ＦＣＴ５２Ｂバッファー回路とするこ
とができる。書込みインストラクションがサブシステム
２２からサブシステム２４へと実行される時、（バッフ
ァー８０を介して）ＴＵＲＢＯチャンネル２６からアド
レス及びデータが相互接続モジュール６８にストロボ的
に出力される。或る応用例では、アドレス及びデータ情
報をマルチプレクサ８２によって先ず処理することがで
きる。

【００２４】ホストインターフェース回路７５はまたプ
ログラム可能な読出し専用メモリー（ＰＲＯＭ）８４を
含む。ＰＲＯＭ８４は診断の目的に設けられている。バ
ップァー８０からのアドレス情報はアドレスレジスタ８
６を介してＰＲＯＭ８４へのアドレス入力として翻訳さ
れる。このアドレス翻訳の工程はＰＲＯＭ８４内の特定
の位置を一義的に選択するために達成される。ＰＲＯＭ
８４の内容は次にライン８８を介してバッファー８０へ
供給される。

【００２５】ホストインターフェース回路７５は同様に
コマンドステイタスレジスタ（ＣＳＲ）９０を含む。Ｃ
ＳＲ９０は相互接続バス４６からエラー及びステイタス
情報を記憶し、リセット制御を提供する。ＣＳＲ９０の
特定の構成が表３〜８に記述される。

【００２６】

【表３】

【００２７】

【表４】

【００２８】

【表５】

【００２９】

【表６】

【００３０】

【表７】

【００３１】

【表８】ホストインターフェース７５はまたレジスタ９２を含
む。レジスタ９２はＦＩＦＯ１９０（図６）及びＴＵＲ
ＢＯチャンネル上の出力バッファー８０間のデータの同
期を行うために与えられる。レジスタ９２はＩＤＴから
利用可能な型番２９ＦＣＴ５２Ｂバッファー回路とする
ことができる。

【００３２】ホストインターフェース回路７５は更にレ
ジスタ９４を含む。このレジスタ９４はＶＭＥバス４８
に対するＤＭＡ転送を可能するために与えられる。特
に、アドレス情報がレジスタ９４に記憶され、各ワード
がＤＭＡ工程を介してＶＭＥバス４８からＴＵＲＢＯチ
ャンネル２６へ転送される毎に増大される。ホストイン
ターフェース回路７５は更に制御論理回路９６を含む。
回路９６はＴＵＲＢＯチャンネル２６に対して決められ
たインストラクションとライン９７上の相互接続バス４
６に対して定義されるインストラクションの間での翻訳
を行う。これは、以下に詳細に説明される。

【００３３】図４には、Ｉ／Ｏインターフェース回路７
６の詳細なブロック図が示される。Ｉ／Ｏインターフェ
ース回路７６はＶＴＣコーポレーションから商業的に入
手可能な型番ＶＩＣ０６８ＶＭＥバス制御器１００を使
用する。ＶＩＣ制御器１００はＩＥＥＥ基準１０１４を
完全に満足し、表９〜１１に示される様にデータ転送イ
ンストラクションを含む全標準ＶＭＥバス動作をサポー
トする。

【００３４】

【表９】

【００３５】

【表１０】

【００３６】

【表１１】更に、制御器１００はＶＭＥバス４８からのデータバイ
ト０−７及びアドレス０−７を取り扱う。上位アドレス
及びデータバイトがそれぞれバッファー１０２及び１０
４によってＶＭＥバス４８へ及びこのバスから転送され
る。

【００３７】或るＶＥＭバス割り込みの特徴が、ＶＩＣ
制御器１００によって同様にサポートされる。特に、Ｖ
ＩＣ制御器１００は以下の割り込みを受ける。（電力に
よって提供される）ＡＣfail、（ＶＭＥバス４８から得
られる）ＤＣfail、仲裁時間切れ及びＶＭＥ割り込み器
からの割り込みハンドシェーク、ＶＭＥバス割込みから
の要求、及び以下の表１２に示される７つローカル割込
みである。ＶＩＣ制御器１００の割込みハンドラーは、
制御器１００の割り込みハンドラーレジスタ（ＩＨＲ）
によってプログラムされる時、各割り込み又は割り込み
グループを７つのレベルの何れかにエンコードする。２
０の割り込みレベルの全てが、プロセッサ２０への（図
１のプロセッサ２８によって占有されるオプションスロ
ットに独特の）単一の割り込み要求に集約される。ＶＩ
Ｃ制御器１００によって処理される割り込み優先順位が
表１３に挙げられている。

【００３８】

【表１２】規定されたLIROベクトルに対して、VIC ローカル割り込
みベースレジスタに値08H をロードする。

【００３９】(VIC割込み制御レジスタを介して) これら
のローカル割り込みが可能化される時、割り込みがペン
デングされるている時にIVS が読み出される際にベクト
ル(VICローカル割り込みベクトルベースレジスタからプ
ログラム可能である-VTC068 仕様の図12.10 を見よ) を
発生する。全割込みは8 ビットデータのをYAバスを送
り、3VIAはこれらデータを3MAXに与える。MIPSフェア2
は16ビットベクトルをMVIAに要求し、 d〔7: 0〕上の8
ビットベクトルは d〔15:8〕上にベクトルオフセットレ
ジスタ(VOR)9に付け加えられ、d〔15:0〕をRIO データ
〔15: 0 〕上に完全な16ビットベクトルを充填する。

【００４０】

【表１３】ＶＩＣ制御器１００はＶＭＥバス４８のデータバイト７
上に関連するベクトルを戻すこができる。このベクトル
は次にプロセッサー２８にベクトルサイクルをサポート
するか又はベクトルレジスタとして読み出すことができ
る。Ｉ／Ｏインターフェース回路７６はＶＩＣ制御器１
００にベクトルサイクルを達成させ、ＶＩＣ制御器１０
０の割り込みベクトルソース（ＩＶＳ）が読み出される
時は常に割り込みベクトルを得る。

【００４１】ＶＭＥバス割り込みベクトルの００Ｈから
３ＦＨは本発明の一部ではない特殊な周辺装置に対して
割り当てられており、表１３にリストされたＶＩＣ制御
器１００によって発生される全ての割込み及び表１２に
リストされるＩ／Ｏインターフェース回路７６のローカ
ル割込みを含む、Ｉ／Ｏインターフェース回路７６によ
って発生された例外ベクトルを与えるのに使用される。
更に、ホストインターフェース回路７５はベクトル０１
Ｈのエラー割込みを送ることができ、相互接続バス４６
のプロトコールエラーを取り扱うことができる。

【００４２】表１２のローカル割込みがイネーブルされ
た時、ベクトルは、割込みがペンディングの時にＩＶＳ
を読出す際に発生される。全ての割込みは８ビットデー
タとして相互接続バス４６に送られ、ホストインターフ
ェース回路７５はこれらの割込みをＴＵＲＢＯチャンネ
ル２６に与える。ホストインターフェース回路７５はま
た制御回路１０１を含む。この制御回路１０１は回路７
５の構成回路に対する制御信号を与える。制御回路１０
１は相互接続モジュール７０、７２に信号ライン１０３
を介して接続される。回路１０１の詳細な記述は以下に
与えられる。

【００４３】以上の様に、ここに記述された実施例はＴ
ＵＲＢＯチャンネル及びＶＭＥバス４８間の相互接続を
与える。ＴＵＲＢＯチャンネル２６はディジタルイクイ
ゥイプメントコーポレーション製造のプロセッサーと共
に使用する様設計されている。ＶＭＥバス４８はモトロ
ーラによって製造されるプロセッサーと共に使用される
様に設計されている。当業者によって「ビッグエンディ
アン」及び「リトルエンディアン」としてそれぞれ知ら
れている別のバイト順位アドレス変換に従ってこの様な
プロセッサーがデータを取り扱う。従って、Ｉ／Ｏイン
ターフェース回路７６はバイトスワップ回路１０６を含
み、表１４に定義される複数のモードを使用してデータ
及びアドレスの適当な整合を行う。

【００４４】

【表１４】図４に示される様に、Ｉ／Ｏインターフェース回路７６
は内部データバス１０８及び内部アドレスバス１１０を
含む。回路１００、１０２、１０６は、図４に示される
様に、バス１０８、１１０に接続される。

【００４５】相互接続バス４６及びモジュール７０から
の入来データはデータバッファー１１２を介して内部デ
ータバス１０８に供給される。バッファー１１２はＩＤ
Ｔから商業的に入手可能な型番２９ＦＣＴ５２０Ｂとす
ることができる。相互接続バス４６への出力データは回
路１００、１０４及び１０６を介してＶＭＥバス４８か
らデータバス１０８へ通過され、次いで、データバッフ
ァー１１４を介して相互接続バス４６へ通過し、モジュ
ール７２を介する。バッファー１１４は、モトローラコ
ーポレーションから商用的に入手可能な型番２９ＦＣＴ
８２０回路とすることができる。

【００４６】上述されたバイトスワッピング機能をイネ
ーブルするために、Ｉ／Ｏインターフェース回路７６は
ＰＩＯ頁マップＲＡＭ（ＰＭＲ）１１６及びＤＭＡＰ
ＭＲ１１８を含む。バイト書込みラッチと接続するＰＩ
ＯＰＭＲ１１６、アドレスバッファー１２２、及びデ
ータバッファー１２４は、バイトスワップ回路１０６と
共に作動し、相互接続バス４６からＶＭＥバス４８へ転
送されるデータに対するバイトスワッピング操作を達成
する。マルチプライヤ１２６と接続するＤＭＡＰＭＲ１
１８及びバッファー１１４はバイトスワップ回路１０６
と共に作動しＶＭＥバス４８からモジュール７２を介し
て相互接続バス４６に転送されるデータに対するバイト
スワッピング操作を与える。この様なバイトスワッピン
グ操作と関連して設計上の考慮は当業者に良く知られて
いるが、本発明を理解するために必須のものではない。
しかしながら、本好適な実施例で実現されたバイトスワ
ッピング技術の詳細は、James Duval 他によって1990年
6月29日に出願され、本出願人に譲渡された米国特許出
願番号第５４６，５０７号に挙げられている。この出願
の開示を参考することができる。

【００４７】誤りアドレスレジスタ１２８はＰＩＯＰ
ＭＲ１１６と関連して作動し、アドレス位置にメモリー
装置が存在しない等の理由でトランザクションが完了し
ない状態で、誤りアドレスを内部データバス１１８に供
給する。命令ステータスレジスタ（ＣＳＲ）１３０はＩ
／Ｏインターフェース回路７６与えられている。ＣＳＲ
１３０のフォーマットが表１５〜２１に示されている

【００４８】

【表１５】

【００４９】

【表１６】

【００５０】

【表１７】

【００５１】

【表１８】

【００５２】

【表１９】

【００５３】

【表２０】

【００５４】

【表２１】図５に、第１の相互接続モジュール６８の詳細なブロッ
ク図が示される。モジュール６８はホストインターフェ
ース回路７５から第１のツイストペアケーブル５６へデ
ータを転送する送信器を構成している。

【００５５】モジュール６８は先入れ先出し(FIFO)メモ
リー１４０を含む。メモリー１４０はライン８３を介し
て、ＴＵＲＢＯチャンネル２６の３２のデータラインか
らのアドレス及びデータ情報の３２ビット語を記憶す
る。メモリー４０の出力は、第１のレジスタ対１４２、
１４４に供給される、各レジスタは、ＴＵＲＢＯチャン
ネル２６上のデータラインの１６個のラインの組みの第
１の対から（ＦＩＦＯ１４０を介して) 転送された情報
の組みの第１の対の１６ビットの組みをそれぞれ受信す
る。レジスタ１４２、１４４はモトローラコーポレーシ
ョンから商業的に入手可能な型番７４Ｆ３７４とするこ
とができる。レジスタ１４２、１４４の出力は、通路５
２の１６個のデータ信号を介してレジスタ１４２、１４
４から情報の集合の第１の対の各集合を順次転送するた
めの第１のマルチプレクサ１４６に供給される。

【００５６】当業者に良く知られる様に、デジタル論理
回路の種々の形態が回路設計者に入手可能である。この
様な回路形態の一つの例が、エミッタ結合ロジック（Ｅ
ＣＬ）である。他の利用可能な形態はトランジスタ−ト
ランジスタロジック（ＴＴＬ）である。好ましくは、本
発明は、第１のマルチプレクサ及び第１のツイストペア
ケーブルの間に結合された第１のＥＣＬ差動変換器手段
からなる。好適な例では、この様な手段は、ＥＣＬ差動
変換器１４８から成る。変換器１４８の機能は、いずれ
もモトローラコーポレーションから入手可能な型番１０
Ｈ３５１変換器回路及び型番１０Ｈ１５１差動ラッチ回
路によって達成することができる。

【００５７】本発明は更に好適には第２のマルチプレク
サ及び第３のツイストペアーケーブル６４の間に結合さ
れ、ＴＴＬ適合信号をＥＣＬ適合差動信号に変換する第
２のＥＣＬ差動変換器手段を含む。好適な実施例におい
て、この様な手段は、変換器回路１４８に対応する相互
接続モジュール７４内の差動変換器回路１４８から成
る。この対応する回路の機能は型番１０Ｈ３５１変換器
回路及び型番１０Ｈ１５１差動ラッチ回路によって提供
される。

【００５８】ＥＣＬ技術は−5.2 ボルトとグラウンドの
電圧レベルを採用するが、本発明の好適な実施例では、
回路の共通端子がシステムの電力供給の＋5.0 ボルト出
力に結びつけることにより“擬ＥＣＬ（ｐＥＣＬ）”動
作を与えている。導体の差動対のこの様なＥＣＬ適合電
圧レベルは、一定の電流を与え、ＴＴＬ及びＣＭＯＳの
構成と比較すると、より少ないサージ及びスイッチング
ノイズを発生するという重要な利点を提供している。更
に、コモンモードノイズ信号レベルが減少され、単一の
５ボルト電力を採用できる。

【００５９】レジスタ１４２及び１４４からの情報の集
合の第１の対のビットを表す各データ信号が第１のツイ
ストケーブル５６の導体の一つのツイストペアーを介し
て転送される差動信号に変換される。ホストインターフ
ェース回路７５の回路９６からの制御信号は制御論理回
路１５０へライン９７を介して供給される。回路１５０
はＴＵＲＢＯチャンネル２６のコマンドを相互接続バス
４６に対してユニークなコマンドに変換する。回路９６
及び１５０のより詳細な議論は、図９及び１０にそれぞ
れ関連して以下に記述される。相互接続バス命令が表２
２に示される。

【００６０】

【表２２】 ¹割込みベクトルは、YAバスプロトコールへのベクトル
サイクルを決めるのではなく、ベクトル位置へのレジス
タ読出しを達成することにより得られる。この特定のホ
スト割込みモジュールはこの“レジスタ読出し”方法を
介して適当なベクトルサイクルを作り出す。² DMA 読出しが要求される時、xVIAは256 バイトのブロ
ックをMVIBのYtM FIFOに送る。VME DMA が送られた全デ
ータを必要としない場合、使用されないデータは、別の
YAバスメッセージが送られることができる前にFIFOから
除去される必要がある。³ n はデータの256 バイトに対応する63を越えることが
できない。⁴ MVBIのみによって発行⁵ データフィールドは読出しトランザクションに対する
バイトマスク情報を与えるために提供される。⁶ データフィールドは新たに送られた割り込み要求のIP
L 〔3: 1〕を送り出すために提供される。⁷ 転送モジュールに対するネガティブな確認: パリティ
ーエラー、命令正しくない、メモリー不存在又は正しく
ないPMR が選択された⁸ 複数のメッセージが未解決の時発行される誤りコマン
ドが発行され、特定のコマンドがNackを得たことを保証
する。詳細はセクション10.8を見よ。相互接続バスコマ
ンドが相互接続バス４６を介しての転送のために、制御
回路１５０からマルチプレクサ１４６に供給される。制
御回路１５０はまた相互接続バス４６を介して、ＥＣＬ
差動変換器１５５を介して転送のために形態及びマスク
（ＴＡＭ）信号を供給する。形態及びマスク信号は、変
換器１４８からの出力として供給されるデータラインに
渡って搬送された情報の形態を指定する。特に、情報の
次の形態：コマンド、アドレス、データ及びアイドルは
相互接続バス４６を介して搬送される。形態及びマスク
信号は表１０に示される転送されるデータの形態を決め
る。情報の全ての形態に対して、より下位のハーフワー
ドが先ず送られ、ストローブ信号の先端でクロックされ
る。上位のハーフワード（Ｄ〔31: 16〕）が次に送ら
れ、ストローブ信号の下降端でクロックされる。

【００６１】

【表２３】 ¹マスクビットについて、"1" はデータバイトが正しい
ことを示し、"0" は正しくないデータバイトを示してい
る。マスク〔1 〕はデータバイト〔31: 24〕又はデータ
バイト〔15:0〕に関連しており、マスク〔0 〕はデータ
バイト〔23: 16〕又はデータバイト〔7: 0〕と関連す
る。

【００６２】情報はアイドルフレームで始まりそして終
了し、且つコマンドフレーム及びアドレスフレームを含
むメッセージとして相互接続バス４６を介して転送され
る。メッセージは又一つ以上のデータフレームを含む。
全てのメッセージは受信端からポジティブな確認を得
る。相互接続バス４６のコマンド、アドレス及びデータ
フレームフォーマットが表２４−２６にそれぞれ示され
る。

【００６３】

【表２４】

【００６４】

【表２５】

【００６５】

【表２６】メモリー１４０の出力はパリティー発生器１５２にも与
えられ、ＥＣＬ差動変換器１５３を介して、相互接続バ
ス４６を渡っての転送のために一対のパリティ信号を発
生する。

【００６６】図５に示される様に、第１のクロック信号
１５４はレジスタ１４２に供給される。クロック信号１
５４は好適な実施例において２５ＭHzのクロック速度を
有する。より詳細に記述される様に、第２のクロック信
号は、クロック信号１５４と同様に、モジュール７２内
の第３のレジスタ対に供給される。第３のクロック信号
１５６が同様に供給される。クロック信号１５６は、好
適な実施例において、５０ＭHzの速度で発振回路１５８
によって発生される。第３のクロック信号１５６はマル
チプレクサ１４６のＳＥＬ端子に供給される。対応する
第４のクロック信号は、第３のクロック信号１５６と同
様に、モジュール７２内の対応するマルチプレクサに供
給される。クロック信号１５６が２：１分周器回路１６
０に供給され、クロック信号１５４が発生される。クロ
ック信号１５４が遅延回路１６２及びＴＴＬ−ｐＥＣＬ
変換器回路１６３に提供され、クロック信号１５４と同
様であるが、１０ｎＳの期間で遅延される差動ストロー
ブ信号１６５が与えられる。回路１６０、１６２、１６
３（及び相互接続モジュール７２の対応する回路）は、
第３及び第４クロック信号を第１及び第２クロック速度
にそれぞれ分周して、第１及び第２のクロック信号を発
生し、それぞれ第１及び第２の情報経路を介してこの第
１及び第２のクロック信号を供給するための分周器手段
からなる。

【００６７】相互接続モジール６８及び７２は更に、２
５ＭHzの第１及び第２のクロック速度をレジスタの第１
及び第３の対にそれぞれ供給し、レジスタの第１及び第
３の対に情報を記憶する手段、第１及び第２のクロック
速度（即ち、５０ＭHz）の２倍の第３及び第４のクロッ
ク速度をそれぞれ有する第３及び第４のクロック信号を
第１及び第２のマルチプレクサーに供給する手段、及び
第３及び第４のクロック信号に応答してそれぞれ第３及
び第４のクロック速度で第１及び第２の情報経路を渡っ
て情報を転送するための手段を更に含むことが分かる。
好適な実施例においては、この様な手段は発振器１５
８、分周器１６０、及びマルチプレクサー１４６、及び
相互接続モジュール７２の対応する回路からなる。

【００６８】制御ライン９７上の信号はリセット１７０
を含む。リセット信号１７０がバッファー１７２を介し
て変換器回路１７４に供給され、情報経路５２を介して
ｐＥＣＬ差動リセット信号を提供する。図６には、相互
接続モジュールバス４６に対する受信器から成る相互接
続モジュール７０の詳細なブロック図が示される。前述
された様に、相互接続モジュール７４はモジュール７０
と同等である。モジュール７４は従って詳細に議論され
ない。

【００６９】図６に示される様に、情報経路の差動信号
がコネクタ６２を介して受信され、ＥＣＬ差動受信機１
８０に供給される。情報の組みの第１の対の各組みは順
次受信機１８０を介して順次受信され、それぞれレジス
タ１８２、１８４の第２の対に供給される。即ち、ＴＵ
ＲＢＯチャンネル２６のライン０−１５からのデータビ
ットが、先ず相互接続バス４６の１６のデータ信号とし
て送信され、レジスタ１８２内に記憶される。次に、Ｔ
ＵＲＢＯチャンネル２６のライン１６−３１からのデー
タビットは相互接続バス４６のデータ信号として送信さ
れ、レジスタ１８４内に記憶される。

【００７０】ストローブ信号１６５は、第１及び第２の
クロックマルチプライヤ手段によって相互接続モジュー
ル７０及び７４によって受信され、転送された第１及び
第２のクロック信号を変換して、レジスタの第２及び第
４の対に供給されたクロック信号を転送して、レジスタ
の第２及び第４の対からの情報を、それぞれ第３及び第
４のクロック速度で第２及び第１の情報バスに転送す
る。好適には、この様な手段は、コネクタ６２及びそれ
ぞれレジスタ１８２及び１８４に接続され、分周された
第３のクロック信号をそれぞれレジスタ１８２及び１８
４、及び相互接続モジュール７４に供給する一対のＥＣ
Ｌ差動受信機回路１８６及び１８８からなる。回路１８
６及び１８８は、各々単一端ＴＴＬ適合信号からなる非
反転及び反転転送クロック信号１８７及び１８９を提供
する。

【００７１】差動受信機１８０の出力は、１６ビット幅
の経路であり、レジスタ１８２及び１８４に供給され
る。これらレジスタは１６ビット幅の記憶装置からな
る。レジスタ１８２及び１８４の出力は３２ビット幅の
経路１９２の上位及び下位半分に供給され、３２ビット
幅メモリーからなるＦＩＦＯメモリー１９０への入力と
して供給される。経路１９２のラインはまた制御論理回
路１９４に接続される。制御回路１９４は、またＥＣＬ
差動受信機１９６から形態及びマスク情報を受信し、ラ
イン１９２から受信されたコマンド情報及び受信機１９
６から受信された形態及びマスク情報を使用して、ＶＭ
Ｅバス４８と適合するコマンドインストラクションを発
生し、ＶＭＥバスから発生された要求の確認を与える。

【００７２】本発明は従って第１のインターフェース回
路から第２のインターフェース回路及び第２のインター
フェース回路から第１のインターフェース回路への情報
の転送を、第１及び第２のインターフェース回路から受
信されたコマンドに応じて開始する手段を含む。本実施
例では、この様な制御手段は制御回路１５０及び１９４
を含む。

【００７３】パリティーチェック回路１９８は、ＥＣＬ
差動受信機２００及びＴＴＬからＥＣＬ差動変換機回路
１５３（図５）を介して、パリティー発生器１５２によ
って発生されたパリティー信号を受信する。パリティー
チェッカー１９８はこの情報を使用してライン１９２上
のパリティーをチェックし、パリティーエラー検出の際
にエラー信号２０２を提供する。

【００７４】ＥＣＬ変換器１７４（図５）によって発生
され、相互接続バス４６を介して供給されたリセット信
号は、ＥＣＬ差動受信機２０４によって受信され、ＶＭ
Ｅバス４８で使用するためのリセット信号２０６として
供給される。図７は、図５及び６に示されるＥＣＬ差動
変換器及びＥＣＬ差動受信機の終端回路の詳細を示して
いる。図７からわかる様に、各変換器は、非反転出力２
１０及び反転出力２１２を含む。反転出力２１２は、各
ＥＣＬ差動変換器の出力時の一サイクルによって示され
る。

【００７５】終端抵抗器２１４は、出力２１０とグラウ
ンドとの間に接続されている。同様に、終端抵抗器２１
６が、出力２１２とグラウントとの間に接続されてい
る。好適な実施例においては、終端抵抗器２１４及び２
１６は各々３６０オームを有している。各ＥＣＬ差動受
信機は非反転入力２１８及び反転入力２２０を含んでい
る。終端抵抗器２２２は各ＥＣＬ差動受信機の入力２１
８と２２０との間に接続されている。好適な実施例にお
いては、レジスタ２２２の値は１１０オームである。結
果として、各ツイストペアは１０５オームのインピーダ
ンスを有している。

【００７６】相互接続モジュール６８、７０、７２及び
７４の動作の記述が、図５及び図６を参照して与えられ
る。データがＦＩＦＯ１４０によって受信される時、
“ＦＩＦＯＮＯＴＥＭＰＴＹ”信号が発生され、制
御回路１５０に供給される。制御回路１５０は次に回路
１４０に３２ビットのデータを出力ライン１４１に供給
させる。データは、クロック信号１５４の上昇端で各レ
ジスタ１４２及び１４４にクロック入力される。レジス
タ１４２及び１４４からのデータはマルチプレクサ１４
６の入力に表れる。マルチプレクサ１４６の入力に表れ
るデータの組みの一方又は他方が、マルチプレクサ１４
６のＳＥＬ端子の状態に依存して、マルチプレクサから
の出力として供給される。ＳＥＬ端子はクロック信号１
５６に接続されるので、マルチプレクサ１４６のＳＥＬ
端子は５０ＭHzの速度で変化する。従って、マルチプレ
クサ１４６は、情報経路５２のデータラインを介してレ
ジスタ１４２及び１４４からの情報の集合の第１の対を
順次転送する。

【００７７】レジスタ１４２及び１４４からの１６ビッ
トからなる情報の第１の対は、ツイストペアーケーブル
５６、コネクタ６０、コネクタ６２、及びツイストペア
ケーブル５８を介して、モジュール７０の差動受信機１
８０に供給される（図６）。ストローブ信号１６５は２
５ＭHzの速度で差動信号としてクロック信号ＥＣＬ差動
受信機回路１８６及び１８８に供給される。これらの差
動受信機回路の出力はレジスタ１８２及び１８４のクロ
ック端子にそれぞれ接続されている。回路１８６及び１
８８によって受信されたストローブ信号は、非反転及び
反転転送クロック信号としてそれぞれレジスタ１８２及
び１８４に供給されるので、レジスタ１８２及び１８４
は、１６ビットのデータを回路１８０の出力の各ライン
からレジスタ１８２及び１８４の各々に２５ＭHzの速度
で転送する。レジスタ１８２及び１８４の出力は次に、
ＦＩＦＯ１９０に記憶するために３２ビット幅ワードと
してライン１９２に、有効速度５０ＭHzで供給される。

【００７８】以上の記述から、本発明は、第２のコネク
タに接続され、第１のマルチプレクサーによって順次転
送された情報の集合の第１の群を受信し、この情報の集
合の第１の群をレジスタの第２の群にぞれぞれ供給する
第１のデマルチプレクサを含むことが分かる。本実施例
の様に、第１のデマルチプレクサ手段は差動受信機回路
１８０、１８６及び１８８からなる。本発明はまた第１
のコネクタに結合し、第２のマルチプレクサによって順
次転送された情報の集合の第２の群を受信し、情報の集
合の第２の群をレジスタの第４の群にそれぞれ供給する
ための第２のデマルチプレクサ手段を含む。本実施例の
様に、この第２のデマルチプレクサ手段は、差動受信機
回路１８０、１８６及び１８８に対応した、相互接続モ
ジュール７４の差動受信機回路を含む。

【００７９】前述された様に、相互接続モジュール７２
及び７４はモジュール６８及び７０とそれぞれ同等であ
る。従って、モジュール７２及び７４の動作はアナログ
的に生じる。上述の装置及び方法は従って２つの１６ビ
ットデータ経路を提供し、ホジティブな確認プロトコー
ルを使用して、２５ＭHzの連続的データストローブを用
いて、１００Ｍバイト／秒の生のバンド幅を発生する。
全てのデータは３２ビットワードで転送され、１６ビッ
トエンティティがクロックの上昇端及び下降端の両方で
クロック転送される。

【００８０】図８は、ＷＲＩＴＥＷＯＲＤサイクルに
関し、図２に示される装置の種々の信号の相対的タイミ
ングを示すタイミング図である。図８に示される様に、
クロック信号１５６（図５にも示される）は５０ＭHzの
速度のクロックパルスからなる。各全クロックサイクル
は２０ｎＳからなる。ストローブ信号１６５（図５にも
示される）は２５ＭHzの速度を有し、各半サイクルは２
０ｎＳの期間を有しており、１０ｎＳ遅延される。図６
の回路１８６及び１８８の出力１８７及び１８８は２５
ＭHzの速度を有する逆位相の一対のクロック信号からな
る。これらの信号は、レジスタ１８２及び１８４へのク
ロックデータとして使用され、回路１８６による信号出
力の上昇端が、レジスタ１８２内へのデータをクロック
入力し、回路１８８の出力の上昇端がデータをレジスタ
１８４内にクロック入力する。

【００８１】従って、ＷＲＩＴＥＷＯＲＤサイクルは
アイドルサイクル２５０及び２５２の対から成り、この
後に、コマンドサイクル２５４が続き、コマンドワード
のビット０−１５が転送される。ストローブ信号１６５
の上昇端は、２５６として示された時間に、サイクル２
５４（即ち、下位ビット）内で回路１８０の出力として
現れるデータの１６ビットをレジスタ１８２内へクロッ
クして導入させる。コマンドサイクル２５８において、
コマンドワードの上位ビットが相互接続バス４６を介し
て転送される。時刻２６０で発生するストローブ信号１
６５の下降は回路１８８によって出力される信号１６５
の上昇端と一致する。信号１８９の上昇は、下位１６ビ
ットの後に相互接続バス４６を介してレジスタ１８４へ
転送されるデータの上位１６ビットをラッチする。

【００８２】同様な方法で、アドレスワードの下位及び
上位ビット及びデータワードの下位及び上位ビットはレ
ジスタ１８２及び１８４内に順次転送され、ＦＩＦＯ１
９０に供給される。ＷＲＩＴＥＷＯＲＤサイクルの結
果として、アイドルサイクルの対が転送される。好適な
実施例はストローブ信号１６５用の一対の差動受信機回
路を採用し、ストローブ信号１６５の上昇及び下降端の
両方でデータが相互接続モジュール７０に与えられる
が、この様な２重端ストローブの他の方法を採用するこ
とができる。例えば、一対のラッチ回路を、それぞれ信
号１６５の正及び負に移行するパルスの端部で単一端型
の信号１６５から直接ラッチするレジスタ１８２及び１
８４の代わりに用いることができる。

【００８３】トランザクションはポジティブな確認信号
を使用し、且つ表２７に記述されるフラッグを使用する
相互接続バス４６を介して導通さる。フラッグＡ及びＢ
はモジュール６８（図２）に位置され、フラッグＣはモ
ジュール７２に位置される。

【００８４】

【表２７】本発明はブロックデータ読出し命令をＶＭＥバスから受
信し、ブロックデータ読出しコマンドをＴＵＲＢＯチャ
ンネルに転送するための手段を含む。実施例では、これ
らの手段はＶＭＥバス４８からのＤＭＡＲＥＡＤコマ
ンドを受信するＩ／Ｏインターフェース回路７６から成
る。Ｉ／Ｏインターフェース回路７６は、相互接続バス
４６を介して相互接続モジュールによって相互接続モジ
ュール７４に転送される。ホスト制御器７５は次にＴＵ
ＲＢＯチャンネル４６を介して転送され、ＤＭＡＲＥ
ＡＤコマンドを次に発生する。

【００８５】本発明はブロックデータ読出し確認信号及
び要求されたデータを、ＶＭＥバスからのブロックデー
タ読出しコマンドに応答してＶＭＥバスに送り、ブロッ
クデータ読出し確認信号を送る際に、ブロックデータ読
出しフラッグを送るための手段を第１の相互接続モジュ
ール内に更に含む。本実施例では、この手段は、相互接
続バス４６を介して転送されるＲＥＡＤＢＬＯＣＫ
ＡＣＫ信号を、ＲＥＡＤＢＬＯＣＫコマンドを受け取
った際に、発生する制御回路１５０を含む。同時に、Ｂ
フラッグがセットされ、表１４に示される様に制御回路
１５０内に記憶される。

【００８６】制御回路１５０はホストインターフェース
回路に信号を発生し、ホストインターフェース回路７５
が、Ｂフラッグがセットされている限りＴＵＲＢＯチャ
ンネルからコマンドを受け取ることを禁止する。本発明
は更に好ましくはブロックデータ読出しコマンドに応答
して受信されたデータを一時的に記憶し、記憶手段をパ
ージ（清掃）し、この記憶手段のパージが完了する時パ
ージ完了コマンドを第４の相互接続コマンドに転送する
ための手段を、相互接続モジュール７０に含む。本実施
例では、この様な手段は、相互接続モジュール７０のＦ
ＩＦＯ１９０からなる。これは、ＶＭＥバスによって初
めに発生されたＤＭＡ読出しコマンドに応答してサブシ
ステム２２から相互接続バス４６を介して転送されたデ
ータを受信する。全要求されたデータがＦＩＦＯ１９０
で受信された後、制御回路１９４はＦＩＦＯ１９０から
の未使用データを洗い流し、適当な指示をＶＩＣ制御回
路１００に送る。ＶＩＣ制御回路１００は次に相互接続
モジュール７２の制御回路１５０に、情報経路５４を介
して相互接続モジュール７４へ転送されるＰＵＲＧＥ
ＣＯＭＰＬＥＴＥコマンドを発生させる。

【００８７】本発明は更に好ましくはパージ完了コマン
ドが相互接続モジュール７４によって受信され時、ブロ
ックデータ読出しフラッグをリセットするための手段を
含む。この様な手段は、相互接続モジュール６８の制御
回路１５０で具現化されており、ＰＵＲＧＥＣＯＭＰ
ＬＥＴＥコマンドが相互接続モジュール７４を受信する
時、Ｂフラッグをリセットする。

【００８８】本発明は更に好ましくはインターフェース
回路７６からのデータ転送コマンドを受信し、情報経路
５４を介してデータ転送コマンドをインターフェース回
路７５に送信し、データ転送コマンドの送信の際にデー
タ転送フラッグうセットし、そして、データ転送フラッ
グがセットされた時インターフェース回路７５からの相
互接続モジュール７２によって受信されるコマンドが情
報経路５４を介して送信されることを防止する手段を含
む。本実施例では、この様な手段は、相互接続モジュー
ル６８及び７０の制御回路１５０を含む。Ｉ／Ｏインタ
ーフェース回路７６はＲＥＡＤ、ＷＲＩＴＥ、ＤＭＡ
ＲＥＡＤ及びＤＭＡＷＲＩＴＥコマンドを含むデータ
転送コマンドを受信する。Ｉ／Ｏインターフェース回路
７６はこれらのコマンドを相互接続モジュール７２の制
御回路１５０に供給する。この制御回路は次に、情報経
路５４を介して転送される（ＶＭＥバスからのデータ転
送コマンドに対応する）ＲＥＡＤＷＯＲＤ、ＷＲＩＴ
ＥＷＯＲＤ、ＲＥＡＤＢＬＯＣＫ、及びＷＲＩＴＥ
ＢＬＯＣＫコマンドの様な対応するコマンドを発生す
る。この様なコマンドの送信の際に、相互接続モジュー
ル７２の制御ユニット１５０はＣフラッグをセットす
る。Ｃフラッグがセットされる限り、ＶＭＥバスコマン
ドは翻訳されず、情報経路５４を介して送信されない。

【００８９】好ましくは、本発明は、相互接続モジュー
ル７４によってデータ転送コマンドが受信されたことに
応答してデータ転送確認信号を発生し、データ転送確認
信号を相互接続モジュール７０に送るための手段を含
む。この様な手段は、相互接続モジュール７４によって
対応するデータ転送コマンドが受信される際にＲＥＡＤ
ＷＯＲＤＡＣＫ、ＷＲＩＴＥＷＯＲＤＡＣＫ、Ｒ
ＥＡＤＢＬＯＣＫＡＣＫ又はＷＲＩＴＥＢＬＯＣＫ
ＡＣＫ信号を発生する相互接続モジュール６８の制御
回路１５０に具体化される。

【００９０】本発明は更に好適には相互接続モジュール
７０によってデータ転送確認信号が受信される際にデー
タ転送フラッグをリセットするための手段を含む。この
様な手段は、相互接続モジュール７２の制御回路１５０
によって具現化され、この回路は対応する確認信号が相
互接続モジュール７０によって受信される時にＣフラッ
グをリセットする。

【００９１】図９は、図３の制御回路９６を詳細に示し
ている。制御回路９６は、好適な実施例では、４つの状
態マシン装置３００、３０２、３０４及び３０６を含ん
でおり、それぞれＰＩＯ制御、アドレスデコード、ＤＭ
Ａ制御、及び割込み制御に対応している。ＰＩＯ制御装
置３００はプログラムされたＩ／Ｏ要求に対するＴＵＲ
ＢＯチャンネルインターフェースを管理する。ＰＩＯ制
御装置３００は、それぞれＰＩＯ読出しワード要求及び
ＰＩＯ書込みワード容器を受け入れる選択及び書込み入
力を含む。ＰＩＯ制御装置３００は、ＰＩＯＡＣＫ確
認信号を、以下に詳細に記述される様に、回路１５０の
プロトコールシークエンスチェッカーとして受信する。
ＰＩＯ制御装置３００は、ｒｄｙ信号及び衝突信号を含
むＴＵＲＢＯチャンネル２６への出力を発生する。ＰＩ
Ｏ制御装置３００は、以下に詳細に記述される回路１５
０のコマンド発生回路へＰＩＯＲＥＱ信号を発生す
る。

【００９２】アドレスデコード装置３０２は、全ＰＩＯ
サイクルをデコードし、信号経路を利用可能とする機能
を達成することにより、ＰＩＯサイクルによって要求さ
るトランザクションの形態を解明する。アドレスデコー
ド装置３０２は選択及びクロック信号と共にＴＵＲＢＯ
チャンネル２６からアドレス情報の２２ビットを受信す
る。アドレスデコード装置３０２はｃｓｒに対するｃｓ
ｒ選択信号、ＰＲＯＭ８４に供給されるＰＲＯＭチップ
選択信号、ｉｖｓチップ選択信号、及びのｙａバスチッ
プ選択信号を以下に詳細に記述される様にコマンド発生
器回路の回路１５０へ発生する。

【００９３】ＤＭＡ制御装置３０４は、ＶＭＥバスから
発生された直接メモリーアクセス要求用のＴＵＲＢＯチ
ャンネルインターフェースを管理する。ＤＭＡ制御装置
３０４は、制御回路１５０からのＤＭＡ要求を受け入
れ、ＴＵＲＢＯチャンネルアクセスを要求し、ＴＵＲＢ
Ｏチャンネル上に（アドレス及びデータ情報を含む）Ｄ
ＭＡサイクルを発生し、部分ワードに対するＲＭＷ動作
を発生し、バス４６用の仲裁器にＤＭＡ確認応答信号を
発生し、且つブロック読出し命令で相互接続モジュール
６８にデータを送る機能を達成する。ＤＭＡ制御装置３
０４はｒｄｙ、ａｃｋ、及び衝突信号をＴＵＲＢＯチャ
ンネル２６から、及び制御回路１５０からのＤＭＡＲＥ
Ｑ信号を受信する。ＤＭＡ制御装置３０４は、ｒＲｅｑ
及びｗＲｅｑ信号をＴＵＲＢＯチャンネル２６へ与え、
レジスタ９２へＲＭＷバッファ制御信号を与え、回路１
５０へＤＭＡＡＣＫ信号、及び回路１５０へ読出しデ
ータ信号を与える。

【００９４】割込み制御装置３０６はＶＭＥバス上で受
けられる割込み要求を扱い、これらの要求をＴＵＲＢＯ
チャンネル２６へ送る。割込み制御装置３０６は、相互
接続バス４６を介して受信された要求に応じて、ＴＵＲ
ＢＯチャンネル上に割込み要求を発生する機能を達成
し、ｉｖｓレジスタのＣＰＵ読出しの際にクリアー機能
を達成する。割込み制御装置３０６は、回路１５０から
のＩＮＴＲＥＱ及びＦＡＩＬＳＴＡＴＵＳ信号を受
信する。割込み制御装置３０６は、ｉｎｔ信号をＴＵＲ
ＢＯチャンネルに発生し、回路１５０へＩＮＴＲＥＱ
ＡＣＫ信号を発生する。

【００９５】図１０には、Ｉ／Ｏインターフェース回路
７６の制御回路１０１の詳細なブロック図が示される。
回路１０１は、６つの状態マシン装置３１８、３２０、
３２２、３２４、３２６及び３２８を含む。装置３１８
は、相互接続バス４６上のＰＩＯサイクルによって要求
されるトランザクションの形態を解き明かすＰＩＯアド
レスデコーダ装置から成る。全ＰＩＯサイクルをデコー
ディングし、特定の経路を利用可能とする機能を達成す
る。アドレスデコーダ装置３１８はＦＩＦＯ１９０から
の２２ＦＩＦＯ出力アドレス信号を受信する。装置３１
８は、モジュール７０の制御回路１５０からのアドレス
サイクル（ａｄｄｒｃｙｃｌｅ）信号を受信する。ア
ドレスデコーダ装置３１８はｃｓｒチップ選択（ｃｓ）
信号をＣＳＲ１３０へ発生する。アドレスデコータ装置
３１８の他の出力は、ＰＩＯ−ＰＭＲＲＡＭ１１６及
びＰＩＯ−ＰＭＲ制御装置３２０へのＰＩＯｐｍｒチッ
プ選択（ｃｓ）信号を含む。アドレスデコーダ装置３１
８は更にＤＭＡｐｍｒチップ選択（ｃｓ）信号を含む。
この信号は、ＤＭＡ−ＰＭＲＲＡＭ１１８及びＤＭＡ
−ＰＭＲ制御装置３２２に供給される。ＩＮＴサイクル
（ｃｙｃｌｅ）は割込み制御装置３２８へ供給され、失
敗−ａｄｄｒチップ選択（ｆａｉｌａｄｒｓｅｌ）信
号は失敗アドレスレジスタ１２８へ供給される。最後
に、アドレスデコーダ装置３１８はＶＩＣ選択（ｓｅ
ｌ）及びＶＭＥ選択（ｓｅｌ）信号をＶＩＣ制御回路１
００に供給する。

【００９６】ＰＩＯＰＭＲ制御装置３２０は、書込み
（ｗｒｔ）及び読出し（ｒｄ）（ロード及び試験）及び
ＲＡＭにアクセスする（ＰＩＯアクセス）ためにＰＩＯ
ページマップＲＡＭを管理する。この制御装置３２０
は、正しくないレジスタにアクセスする場合にエラーを
送る。装置３２０は、ＰＭＲロード及びＰＭＲ試験用の
データ経路を利用可能とし、ＰＭＲ用のＤＭＡアクセス
及び正しく無いｐｍｒの試験用のデータ経路を利用可能
とする機能を達成する。装置３２２は、アドレスデコー
ダ３１８からのＰＩＯＰＭＲチップ選択及びＰＩＯ
ＲＥＱ信号を受信する。装置３２０は更に回路１５０か
ら読出し（ｒｄ）及び書込み（ｗｒ）信号を受信し、ｐ
ｉｏｐｍｒｄ信号をＰＩＯ−ＰＭＲＲＡＭ１１６
から受信する。

【００９７】装置３２０は、出力としてバッファーイネ
ーブル信号をデータバッファー１２４へ発生し、ｐｉｏ
ｐｍｒｒｄ及びｐｉｏｐｍｒｗｒ信号をＲＡＭ
１１６へ発生し、ｐｉｏｐｍｒ正しく無い（ｉｎｖａ
ｌｉｄ）信号を回路１５０へ発生する。ＤＭＡＰＭＲ
制御装置３２２は、書込み（ｗｒｔ）及び読出し（ｒ
ｄ）（ロード及び試験）及びＤＭＡ要求をＲＡＭにアク
セスするためにＤＭＡページマップレジスタを管理す
る。また、正しく無いレジスタにアクセスする毎に装置
にエラーを送る。装置３２２は、ｐｍｒのロード及び試
験用のデータ経路を利用可能とし、ｐｍｒのＤＭＡアク
セス用のアドレス経路を利用可能とし、正しく無いｐｍ
ｒを試験するための機能を達成する。装置３２２は、Ｄ
ＭＡｐｍｒチップ選択信号をアドレスデコーダ装置３
１８から、ＶＩＣ制御回路１００からｖｉｃＤＭＡＲ
ＥＱ信号を受信する。装置３２２は制御回路１９４から
読出し（ｒｄ）及びＶＩＣ制御回路１００から読出し
（ｒｄ）及び書込み（ｗｒ）信号を受信する。装置３２
２は更にｄｍａｐｍｒＤ信号をＲＡＭ１１８から受
信する。装置３２２は、出力として、Ａバッファー可能
（ｅｎａｂｌｅ）信号をバッファー１１４に、ｍｕｘ制
御（ｃｏｎｔｒｏｌ）信号をマルチプレクサー１２６
に、ＤＭＡＰＭＲＰＤｄｍａｐｍｒＷＲ信号を
グラム（ｇｒａｍ）１１８に送る。最終に、装置３２２
はｄｍａｐｍｒ正しく無い（ｉｎｖａｌｉｄ）信号を
発生し、制御装置３２８に割り込む。

【００９８】バス仲裁装置３２４は回路７６の内部バス
１０８及び１１０を管理する。この装置３２４は、ホス
ト要求、ＶＭＥ要求及び割込み要求間で仲裁を行う機能
を達成する。装置３２４は回路１９４からホスト選択
（ｈｏｓｔｓｅｌ）信号、ＶＩＣ制御回路１００から
ｖｍｅＲＥＱ信号、及び割込み制御装置３２８から割
込み（ｉｎｔ．）ｒｅｑ信号を受信する。装置３２４は
ｈｏｓｔｈａｓｂｕｓ信号をＰＩＯ−ＰＭＲ制御装
置３２０、ＶＩＣ制御回路１００、及びバイトスワップ
制御装置３２６へ発生する。最後に、装置３２４は割込
み制御装置３２８へｉｎｔｅｒｒｕｐｔｈａｓｂｕ
ｓ信号を出力する。

【００９９】バイトスワップ制御装置３２６は、相互接
続バス４６及びＶＥＭバス２８間のデータ経路を管理す
る。この装置３２６は、ページマップレジスタ内の制御
ビットによって特定される３２ビットワード境界上のバ
イトをスワップ（交換）する機能を達成する。即ち、バ
イトスワップ制御はページ毎の基準で規定されている。
装置３２６はＲＡＭ１１６からＰＩＯｄバイトスワッ
プ制御信号（ＰＩＯｄ）及びＲＡＭ１１８からＤＭＡ
ｄバイトスワップ制御（ＤＭＡｄ）信号を受信する。
装置３２６はＦＩＦＯ１９０から３ビットマスク信号を
受信し、ＶＩＣ制御回路１００からＶＭＥｄｓｏ −
ｄｓ１，Ａ０１，ＬＷＯＲＤ信号を受信する。装置
３２６はまたバス仲裁装置３２４からのｖｍｅｈａｓ
ｂｕｓ及びｈｏｓｔｈａｓｂｕｓ信号を、ＶＩＣ
制御回路１９４からＰＩＯ読出し／書込み要求（ｒｅａ
ｄ／ｗｒｉｔｅｒｅｑ）信号、及びＶＩＣ１００から
ＤＭＡ読出し／書込み（ｒｅａｄ／ｗｒｉｔｅｒｅ
ｑ）信号を受信する。最後に、装置３２６は、ＶＩＣ制
御回路１００からＤＭＡチップ選択（ｓｅｌ）信号を受
信する。装置３２６はスワップ制御（ｃｏｎｔｒｏｌ）
及びスワップ方向（ｄｉｒｅｃｔｉｏｎ）信号をＶＩＣ
制御回路１００に与える。

【０１００】割込み制御装置３２８を、ＶＩＣ制御回路
１００を介してＶＭＥバス２６及び回路７６によって発
生された割込みを管理する。これらの割込み要求は翻訳
され、割込み要求メッセージが相互接続バス４６に対し
てフォーマット化される。装置３２８は、ＩＰＬ信号を
ＩＣ制御回路１００からサンプルして、要求を検出し、
検出された要求に対するラッチを各ＩＰＬレベルに設定
し、割込み要求を回路１５０に送り、割込みベクトル要
求サイクルをサンプルしてラッチをクリアーする機能を
達成する。装置３２８は、ＶＩＣ回路１００からＩＰＬ
信号を、ＰＩＯアドレスデコーダ３２８から割込みサイ
クル信号を、及びアドレスバッファー１２２からＩＰＬ
レベルを示す４ビットアドレス信号を受信する。装置３
２８は、回路１５０への割込み要求（ｉｎｔ．ｒｅｑ）
からなる出力信号を発生する。

【０１０１】図１１は、制御回路１５０及び１９４を詳
細に示している。回路１５０は、コマンド発生器状態マ
シン装置３５０及びコマンドシークエンサ状態マシン装
置３５２を含む。コマンド発生器３５０は相互接続バス
４６を介して転送されるコマンドを発生し且つフォーマ
ット化を行う。この発生器３５０は、ＦＩＦＯ１４０を
ロードし、ＰＩＯ要求に対してマルチプレクサ１４６を
制御し、ＤＭＡＡＣＫ信号を発生し、且つＰＩＯ要求
対ＤＭＡＡＣＫに対する仲裁制御を達成する様なコマ
ンドを発生し、且つフォーマット化する機能を達成す
る。装置３５０は、ＰＩＯ制御装置からＰＩＯＲＥＱ
信号を、アドレス装置３０２からＹＡバスチップ選択
（ＢＵＳＣＳ）信号を、アドレスデコーダ３０２から
ＩＶＳチップ選択（ＣＳ）信号、ＤＭＡ制御装置３０４
からＤＭＡＡＣＫ信号を、ＴＵＲＢＯチャンネル２６
からｒｄｙ信号の形態でｒｔｎｄａｔａｒｄｙ信号
を、割込み制御装置からＩＮＴＲＥＱＡＣＫ信号
を、プロトコールシークエンス装置３５６からＦＡＩＬ
ＳＴＡＴＵＳ信号を受信する。装置３５０は、ＦＩＦ
Ｏ１４０に記憶されるための要求コマンド及び確認コマ
ンド、マルチプレクサ８２に対するｍｕｘ制御（ｃｏｎ
ｔｒｏｌ）信号及びマルチプレクサ１４６用のｍｕｘ制
御（ｃｏｎｔｒｏｌ）信号から成る１６ビットデータを
発生する。

【０１０２】コマンドシークエンサ装置３５２は、相互
接続モジュール６８を管理し、適当なコマンド及びデー
タが常に送られていることを確認する。装置３５２は、
相互接続バス４６に信号を送り、形態及びマスク信号を
発生し、シークエンスをチェックする機能を達成する。
装置３５２は、ライン１４１から１６ビットデータ信号
及び４つの形態及びマスク信号を、ＦＩＦＯ１４０から
ｆｉｆｏ非空、及びＦＩＦＯ１４０からｄｍａｒｔｎ
ｄａｔａレディ信号を受信する。装置３５２は、装置
１５５に供給された３ビットの形態及びマスク（ｔａ
ｍ）信号を発生する。装置３５２は内部フラッグＡ及び
Ｄを含む。

【０１０３】回路１９４はコマンドデコーダ状態マシン
装置３５４及びプロトコールチャッカー状態マシン装置
３５６を含む。コマンドデコーダ装置３５４は相互接続
バスからメッセージを受信し、これを確認し、適当な命
令、アドレス及びデータをＦＩＦＯにロードする。コマ
ンドデコーダ装置３５４は、相互接続バス４６からのコ
マンドを解釈し、正しく無いコマンド、シークエンス外
操作、パリティーエラーの様なエラーを検出し、コマン
ド、アドレス、データ、形態及びマスク（ｔａｍ）情報
をＦＩＦＯにロードし、アイドルサイクルをスクリーン
するための機能を達成する。コマンドデコーダ装置３５
４からの出力は、ＦＩＦＯ１９０に供給された信号、コ
マンド発生器装置３５０に供給されるパージ完了信号、
及びＦＩＦＯ回路１９０に供給されるｗｅｎｆｉｆｏ
信号を含む。

【０１０４】プロトコールシークエンスチェッカー装置
３５６は、ＦＩＦＯ１９０からコマンドを引き出し、状
態マシン３００、３０４及び３０６からトランザクショ
ンを要求する。この装置３５６は、相互接続バス４６か
らのコマンドを解釈し、ＤＭＡ要求操作に対するアドレ
ス情報をロードし、ＤＭＡＲＥＱ信号を発生し、ＤＭ
Ａ書込みデータを装置３０４に送り、ＰＩＯＡＣＫ信
号を発生し、ＰＩＯ確認情報をＰＩＯ制御装置３００に
送り、割込み要求（ＩＮＴＲＥＱ）を通知し、誤り要求
を通知する機能を達成する。装置３５６の入力は、ＦＩ
ＦＯ１９０からの１６ビットデータ及びＦＩＦＯ１９０
からのｆｉｆｏｎｏｔｅｍｐｔｙ信号を含む。装置
３５６からの出力は、ＤＭＡ制御装置３０４に供給され
るＤＭＡＲＥＱ信号、ＰＩＯ制御装置３００に供給され
るＰＩＯＡＣＫ信号、割込み制御信号３０６に供給さ
れるＰＩＯＡＣＫ信号、割込み制御信号３０６に供給
されるＩＮＴＲＥＱ、装置３００、３０４及び３５０
に供給されるＦＡＩＬＳＴＡＴＵＳ信号、及びレジスタ
９４に供給されるラッチアドレス（ｌａｔｃｈａｄｄ
ｒ）信号を含む。（図３）図１１は、適当な信号技術を使用して、モジュール６８
及び７４の制御回路１５０及び１９４を示している。モ
ジュール７０及び７２用の対応する回路は、同等の構造
を有している。しかしながら、要求及び確認信号用のＰ
ＩＯ及びＤＭＡ技術は、反転される。

【０１０５】本発明の好適な実施例は上述の様にディス
クリート回路を採用している。しかしながら、本発明の
システムは、アプリケーション特定集積回路（ＡＳＩ
Ｃ）技術に実施するために特に好適である。例えば、ホ
ストインターフェース回路７５及びＩ／Ｏインターフェ
ース回路７６の機能は、各々別のＡＳＩＣで実施するこ
とができる。同様に、（差動トライバー以外の）相互接
続モジュール６８及び７４の機能は、相互接続モジュー
ル７０及び７２の機能と同様に、単一のＡＳＩＣで実施
することができる。

【０１０６】好適な実施例においては、各単一方向情報
経路５２及び５４は単一の１６ビットデータ信号の組み
を含むが、本発明はこれに限定されない。或るアプリケ
ーションにおいて、各単一方向情報経路が多重導体路信
号の組みの一群を採用することにより、より高速なデー
タ転送速度を達成することが望まれる。更に、別の実施
例において、高速光ファイバーデータリンクが導体６０
及び６２の間に挿入され、長距離相互接続を与える。例
えば、型番ＧＡ９７１１データリンク送信器及び型番Ｇ
Ａ９０１２データリンク受信器は、Ｇａｚｅｌｌｅコー
ポレーションから商業的に入手可能であり、コネクタ６
１及び６２の間に直接挿入でき、一対の情報バス間に高
速長距離相互接続を作り出している。

【０１０７】本発明のバスは、高データ転送速度が達成
される第１及第２の情報バスを相互に接続するための装
置及び方法を提供する。擬ＥＣＬ技術の使用によって、
電流スパイクが避けられ、電磁的干渉が減少される。同
様に、ツイストペアケーブルに渡って擬ＥＣＬ適合電圧
レベルを使用すると、システムの感受性が減少され、ノ
イズの影響に対抗する。更に、マルチ導体単一方向情報
経路の対を使用すると、情報バスを相互に接続するため
に要求される信号の数を最小にし、コスト及び複雑性が
減少される。

【０１０８】種々の改変及び変形を本発明の装置及び方
法に対して成すことができることは当業者に明らかであ
る。従って、明細書及び図面は説明のためだけと意図さ
れ、本発明の真の範囲及び精神は添付された特許請求の
範囲に示される。

【図面の簡単な説明】

【図１】本発明は好適な実施例に従うと、複数の部品を
各々有し、一対のアダプター及び相互接続バスを含む相
互接続システムによって接続された一対の情報バスから
成るコンピュータシステムのブロック図、

【図２】図１のシステムのバスアダプタ及び相互接続バ
スのブロック図、

【図３】図１及び２の第１のアダプターのインターフェ
ース回路の詳細ブロック図、

【図４】図１及び２に示される、第２のアダプターのイ
ンターフェース回路の詳細ブロック図、

【図５】図３及び４のアダプターに含まれる相互接続送
信器のブロック図、

【図６】図３及び４のアダプターに含まれる相互接続受
信器のブロック図、

【図７】図５及び６の送信器及び受信器のそれぞれの終
端回路を示す電気的概略図、

【図８】図１−６に示されるシステムの信号間のタイミ
ング関係を示すタイミング図、

【図９】図４の制御回路の構成を示す詳細ブロック図、

【図１０】図５の制御回路の構成を示す詳細ブロック
図、及び

【図１１】図５及び図６の制御回路の詳細ブロック図。２０システム２２，２４サブシステム２６システムバス２８システムモジュール３０メモリー３２通信制御器３４小コンビュータシステムインターフェース３６スロット４０相互接続装置４２，４４アダプターモジュール４６相互接続バス４８システムバス５０ＶＭＥＩ／Ｏボード

───────────────────────────────────────────────────── フロントページの続き (72)発明者リチャードイーハドノールアメリカ合衆国ニューハンプシャー州ナシュアジュニパーレーン 15 (72)発明者フィリップジーハントアメリカ合衆国ニューハンプシャー州ハンプスティードエマーソンアベニュー 80

Claims

【特許請求の範囲】

【請求項１】各々複数のデータラインを有する第１及び
第２情報バスにそれぞれ結合した第１及び第２インター
フェースを相互接続するための装置であり、この装置
が、各々複数のデータ信号を有する第１及び第２の多重導体
単一方向情報経路であり、各情報経路のデータ信号の数
が情報バスの少なくとも一つのデータラインの数よりも
少ない第１及び第２の単一方向情報経路、第１のインターフェースからの情報の集合の第１の対の
一つの集合をそれぞれ同時に受信するためのレジスタ、
第１の情報経路のデータラインを介してレジスタの第１
の対から情報の集合の第１の対の各集合を同時に転送す
るための第１のマクチプレクサ、及び第１のマルチプレ
クサに結合した第１のコネクタから成り、第１のインタ
ーフェース回路に結合された第１の相互接続モジュー
ル、第２のインターフェース回路に情報の集合の第１の対の
一つの集合をそれぞれ供給するためのレジスタの第２の
対、第１のコネクタに取り外し可能に接続された第２の
コネクタ、及び第１のマルチプレクサによって順次転送
された情報の集合の第１の対を受信し、且つ情報の集合
の第１の対をそれぞれレジスタの第２の対に供給し、第
２のコネクタに結合した第１のデマルチプレクサから成
る第２のインターフェース回路に結合する第２の相互接
続モジュール、第２のインターフェース回路から情報の集合の第２の対
の一つの集合を第２のインターフェース回路からそれぞ
れ同時に受信するためのレジスタの第３の対、第２の情
報経路のデータラインを介してレジスタの第３の対から
情報の集合の第２の対の一つの集合を順次転送し、第２
のコネクタに結合する第２のマルチプレクサーから成
り、第２のインターフェース回路に結合する第３の相互
接続モジュール、及び、第１のインターフェース回路に情報の集合の第２の対の
一つの集合をそれぞれ同時に供給ためのレジスタの第４
の対、及び第２のマルチプレクサによって順次転送され
た情報の集合の第２の対を受信し、且つ情報の集合の第
２の対を第４のレジスタ対にそれぞれ供給する、第１の
コネクタに結合した第２のデマルチプレクサから成り、
第１のインターフェース回路に結合する第４の相互接続
モジュールから成る前記装置。
【請求項２】第１及び第２のインターフェース回路から
受信されたコマンドに応答して、第１のインターフェー
ス回路から第２のインターフェース回路への情報の転
送、及び第２のインターフェースから第１のインターフ
ェース回路への情報の転送の開始のための制御手段を含
む請求項１記載の装置。
【請求項３】第１のコネクタに結合した第１のツイスト
ペアケーブル、ＴＴＬ適合信号をＥＣＬ適合差動信号に変換するための
第１のマルチプレクサと第１のツイストペアケーブルと
の間に結合した第１のＥＣＬ差動変換器手段、第２のコネクタに結合した第２及び第３のツイストペア
ケーブル、第２のツイストペアケーブルとレジスタの第２の対との
間に結合され、ＥＣＬ適合差動信号をＴＴＬ適合信号に
変換するための第１のＥＣＬ差動受信機、第２のマルチプレクサと第３のツイストペアケーブルと
の間に結合され、ＴＴＬ適合信号をＥＣＬ適合差動信号
に変換するための第２のＥＣＬ差動変換器手段、第１のコネクタに結合した第４のツイストペアケーブ
ル、及び第４のツイストペアケーブルとレジスタの第４
の対との間に結合され、ＥＣＬ適合信号をＴＴＬ適合信
号に変換するための第２のＥＣＬ差動受信機から成る請
求項１記載の装置。
【請求項４】第１及び第２のクロック速度をそれぞれ有
する第１及び第２のクロック信号をレジスタの第１及び
第２の対にそれぞれ供給して、レジスタの第１及び第２
の対に情報を記憶するための手段、及びそれぞれ第１及
び第２のクロック速度の２倍の速度を有する第３及び第
４のクロック速度をそれぞれ有する第３及び第４のクロ
ック信号を、第１及び第２のマルチプレクサにそれぞれ
供給し、第３及び第４のクロック速度で第１及び第２の
情報経路を介して情報をそれぞれ転送するようにする手
段を含む請求項１記載の装置。
【請求項５】第１及び第２クロック信号を第１及び第２
の情報経路を介してそれぞれ送信するための手段、送信
されたクロック信号を受信するための手段、及びレジス
タの第２及び第４の対にそれぞれ結合され、送信された
クロック信号の上昇及び下降端の両方で、転送された情
報を、レジスタの第２及び第４の対にラッチするための
手段を含む請求項４記載の装置。
【請求項６】第１及び第２のクロック信号を供給する前
記手段が、第３及び第４のクロック信号を第１及び第２
のクロック速度に分周して第１及び第２のクロック信号
を発生し、且つ第１及び第２の情報経路を渡って第１及
び第２のクロック信号をそれぞれ供給するための分周
器、及び送信された第１及び第２のクロック信号をそれ
ぞれ変換して、レジスタの第２及び第４の対に供給され
るクロック信号を転送し、レジスタの第２及び第４の対
から情報を、第３及び第４のクロック速度で第２及び第
４のインターフェース回路にそれぞれ転送するための第
１及び第２のクロックマルチプレクサ手段から成る請求
項５記載の装置。
【請求項７】第１及び第２のクロック信号を供給するた
めの前記手段が、第２：１分周器回路、第１遅延回路、
第１の遅延回路と第１のコネクタとの間に結合され、分
周された第３のクロック信号を、ＥＣＬ適合差動信号と
して第１の情報経路に供給する第１クロック信号ＥＣＬ
差動トライバー回路から成り、前記第１のクロックマルチプレクサ手段が、第２のコネ
クタに結合し、且つ第２のレジスタ対の第１及び第２レ
ジスタにそれぞれ結合され、送信された第１のクロック
信号を、単一端ＴＴＬ適合信号から成る非反転及び反転
転送クロックとして第２のレジスタ対の第１及び第２の
レジスタにそれぞれ供給する第１及び第２のクロック信
号ＥＣＬ差動受信機回路から成り、第１及び第２のクロック信号を供給する前記手段が、第
２の２：１分周器回路、第２の遅延回路、及び第２の遅
延回路と第２のコネクタとの間に結合され、分周された
第４のクロック信号をＥＣＬコンパーチブル差動信号と
して第２の情報経路に供給する第２のクロック信号ＥＣ
Ｌ差動ドライバーを更に含み、且つ前記第２クロックマ
ルチプレクサ手段が、第１のコネクタと結合し且つ第４
のレジスタ対の第１及び第２のレジスタにそれぞれ結合
し、第２の送信されたクロック信号をそれぞれ、単一端
ＴＴＬ適合信号からなる非反転及び反転転送クロックと
して、第４のレジスタ対の第１及び第２のレジスタに供
給する第３及び第４のクロック信号ＥＣＬ差動受信機回
路から成る請求項６記載の装置。
【請求項８】第１及び第２の遅延回路の各々が第３及び
第４のクロック信号の周期の半分に等しい遅延期間を有
する請求項７記載の装置。
【請求項９】前記第１クロック信号ＥＣＬ差動ドライバ
ーは非反転出力及び反転出力を含み、前記第１クロック信号ＥＣＬ差動受信器回路が、第１の
情報経路を介して、第１のクロック信号ＥＣＬ差動ドラ
イバー回路の非反転出力に結合する非反転入力、第１の
情報経路を介して、第１のクロック信号ＥＣＬ差動ドラ
イバー回路の反転出力に結合した反転入力、及びレジス
タの第２の対の第１のレジスタに結合した出力を含み、前記第２のクロック信号ＥＣＬ差動受信機回路が、第１
のクロック情報経路を介して、第１のクロック信号ＥＣ
Ｌ差動ドライバー回路の非反転出力に結合した反転入
力、第１の情報経路を介して、第１のクロック信号ＥＣ
Ｌ差動ドライバー回路の非反転出力に結合する非反転入
力、及びレジスタの第２の対の第２のレジスタに結合す
る出力を含み、前記第２のクロック信号ＥＣＬ差動ドライバーが非反転
出力及び反転出力を備え、前記第３のクロック信号ＥＣＬ差動受信機回路が、第２
の情報経路を介して、第１のクロック信号ＥＣＬ差動ド
ライバー回路の非反転出力に結合した非反転入力、第２
の情報経路を介して、第２のクロック信号ＥＣＬ差動ド
ライバー回路の反転出力に結合した反転入力、及びレジ
スタの第４の対の第１のレジスタに結合した出力を含
み、そして前記第４のクロック信号ＥＣＬ差動受信機回
路が、第２の情報経路を介して、第２のクロック信号Ｅ
ＣＬ差動ドライバー回路の非反転出力に結合する反転入
力、及びレジスタの第４の対の第２のレジスタに結合し
た出力を含む請求項７記載の装置。
【請求項１０】ＢＬＯＣＫＤＡＴＡＲＥＡＤコマン
ドを第２のインターフェース回路から受信し、且つＢＬ
ＯＣＫＤＡＴＡＲＥＡＤコマンドを第１のインター
フェース回路に転送する手段、第１の相互接続モジュール内にあって、第２のインター
フェース回路からのＢＬＯＣＫＤＡＴＡＲＥＡＤコ
マンドに応答して、ＢＬＯＣＫＤＡＴＡＲＥＡＤ
ＡＣＫＮＯＷＬＥＤＧＥ信号及び要求されたデータを第
２の相互接続モジュールに送る手段、及びＢＬＯＣＫ
ＤＡＴＡＲＥＡＤＡＣＫＮＯＷＬＥＤＧＥ信号を送
る際にＢＬＯＣＫＤＡＴＡＲＥＡＤフラッグをセッ
トする手段、第１の相互接続モジュール内にあって、ＢＬＯＣＫＤ
ＡＴＡＲＥＡＤフラッグがセットされる時第１のイン
ターフェース回路からのコマンドの受信を防止しする手
段、第２の相互接続モジュール内にあって、ＢＬＯＣＫＤ
ＡＴＡＲＥＡＤコマンドに応答して受信されたデータ
を一時的に記憶し、ＰＵＲＧＥＣＯＭＰＬＥＴＥコマ
ンドを、記憶手段のバージが完了した時、第４の相互接
続モジュールに送信するための手段、及びＰＵＲＧＥ
ＣＯＰＬＥＴＥコマンドが第４の相互接続モジュールに
よって受信される時、ＢＬＯＣＫＤＡＴＡＲＥＡＤ
フラッグをリセットするための手段を含む請求項１記載
の装置。
【請求項１１】ＤＡＴＡＴＲＡＮＳＦＥＲコマンドを
第２のインターフェース回路から受信し、第２の情報経
路を介して第１のインターフェース回路にＤＡＴＡＴ
ＲＡＮＳＦＥＲコマンドを送信し、ＤＡＴＡＴＲＡＮ
ＳＦＥＲコマンドの転送の際にＤＡＴＡＴＲＡＮＳＦ
ＥＲフラッグをセットし、ＤＡＴＡＴＲＡＮＳＦＥＲ
フラッグがセットされている時第２のインターフェース
回路から第３の相互接続モジュールによって受信される
コマンドの第２の情報経路を介しての転送を防止するた
めの手段、第４の相互接続セジュールによるＤＡＴＡＴＲＡＮＳ
ＦＥＲコマンドの受信に応じてＤＡＴＡＴＲＡＮＳＦ
ＥＲＡＣＫＮＯＷＬＥＧＥ信号を発生し、且つＤＡＴ
ＡＴＲＡＮＳＦＥＲＡＣＫＮＯＬＥＧＥ信号を第２
の相互接続モジュールに送る手段、及び第２の相互接続
モジュールによるＤＡＴＡＴＲＡＮＳＦＥＲＡＣＫ
ＮＯＷＬＥＧＥ信号の受信の際にＤＡＴＡＴＲＡＮＳ
ＦＥＲフラッグをリセットするための手段を含む請求項
１記載の装置。
【請求項１２】第１の情報バスに結合した第１のインタ
ーフェース回路を、第２の情報バスに結合した相互接続
アダプターモジュールに相互接続し、情報バスの各々が
複数のデータラインを有している装置が、複数のデータ信号を各々有する第１及び第２の多重導体
単一方向情報経路であり、各情報経路内のデータ信号の
数が、情報バスの少なくとも一つのデータラインの数よ
りも少ない単一方向情報経路、第１のインターフェース回路からの情報の集合の第１の
対の集合をそれぞれ同時に受信するレジスタの第１の
対、第１の情報経路のデータラインを介してレジスタの
第１の対からの情報の集合の第１の対の各集合を順次転
送するためのマルチプレクサ、及びこのマルチプレクサ
に結合したコネクタからなり、第１のインターフェース
回路に結合した送信機相互接続モジュール、情報の集合の第２の対の組みを第１のインターフェース
回路にそれそれ同時に供給するためのレジスタの第２の
対、及び第２の情報経路を介して情報の集合の第２の対
を順次受信し、且つ情報の集合の第２の対をレジスタの
第２の対にそれぞれ供給する、第１のコネクタに結合す
るデマルチプレクサ、及び第１のインターフェース回路
から受信されたコマンドに応答してインターフェースア
ダプターモジュールへの第１のインターフェースからの
情報の転送を開始し、且つ相互接続アダプターモジュー
ルによって発生されたコマンドによって開始された、相
互接続アダプターモジュールから第１のインターフェー
ス回路への要求に応答するための制御手段からなる装
置。
【請求項１３】コネクタに結合した第１のツイストペア
ケーブル、マルチプレクサと第１のツイストペアケーブとの間に結
合し、ＴＴＬ適合信号をＥＣＬ適合差動信号に変換する
ためのＥＣＬ差動変換器手段、第１のコネクタに結合した第２のツイストペアケーブ
ル、及び第２ツイストペアケーブルとレジスタの第２の
対との間に結合され、ＥＣＬ適合差動信号をＴＴＬ適合
信号に変換するＥＣＬ差動受信機から成る装置。
【請求項１４】第１のクロック速度を有する第１のクロ
ック信号をレジスタの第１の対に供給して、レジスタの
第１の対内に情報を記憶するための手段、第１のクロック速度の２倍の第２のクロック速度を有す
る第２のクロック信号をマルチプレクサに供給するため
の手段、及び第２のクロック信号に応答して、第２のク
ロック速度で第１の情報経路に情報を転送するための手
段を含む請求項１２記載の装置。
【請求項１５】第１の情報経路を介して第１のクロック
信号を送信するための手段、第１のクロック信号と等し
い速度を有する送信された第３のクロック信号を受信す
るための手段、及び第３のクロック信号の上昇端及び下
降端の両方で、受信された情報をレジスタの第２の対に
ラッチし、レジスタの第２の対に結合された手段を含む
請求項１４記載の装置。
【請求項１６】第１のクロック信号を供給する前記手段
が、第２のクロック信号を第１のクロック速度に分周し
て、第１のクロック信号を発生し、第１の情報経路を介
して第１のクロック信号を供給するための分周器手段、
及び受信された第３のクロック信号を変換して、レジス
タの第２の対に供給されるクロック信号を転送し、第２
のクロック速度でレジスタの第２の対からの情報を第１
のクンターフェース回路に転送するためのクロックマル
チプレクサ手段からなる請求項１５記載の装置。
【請求項１７】第１のクロック信号を供給するための前
記手段が、２：１分周器回路、遅延回路、遅延回路とコ
ネクタとの間に結合され、分周された第２のクロック信
号をＥＣＬ適合差動信号として第１の情報経路に供給す
るクロック信号ＥＣＬ差動ドライバー回路からなり、前記クロックマルチプレクサ手段が、コネクタ及び第２
のレジスタ対の第１及び第２レジスタに結合され、受信
された第３のクロック信号を、各々単一端のＴＴＬ適合
信号からなる非反転及び反転転送クロック信号として第
２のレジスタ対の第１及び第２のレジスタに供給するク
ロック信号ＥＣＬ差動受信機回路からなる請求項１６記
載の装置。
【請求項１８】前記遅延回路が、第２のクロック信号の
周期の半分に等しい遅延期間を有する請求項１７記載の
装置。
【請求項１９】前記クロック信号ＥＣＬ差動ドライバー
が非反転出力及び反転を含み、前記第１のクロック信号ＥＣＬ差動受信機回路が、第２
の情報経路を介して、相互接続アダプターモジュールの
関連するクロック信号ＥＣＬ差動ドライバー回路の非反
転出力と結合するための非反転入力、第２の情報経路を
介して、関連するクロック信号ＥＣＬ差動ドライバー回
路の反転出力に結合する反転入力、及びレジスタの第２
の対の第１のレジスタに結合された出力からなり、及び
第２のクロック信号ＥＣＬ差動受信機回路が、第２の情
報経路を介して、関連するクロック信号ＥＣＬ差動ドラ
イバー回路の非反転出力に結合するための反転入力、第
２の情報経路を介して、関連するクロック信号ＥＣＬ差
動ドライバー回路の反転出力と結合する非反転入力、及
びレジスタの第２の対の第２のレジスタに結合する出力
からなり、請求項１７記載の装置。
【請求項２０】相互接続アダプターモジュールからＢＬ
ＯＣＫＤＡＴＡＲＥＡＤを受信し、第１のインター
フェース回路からデータを要求し、ＢＬＯＣＫＤＡＴ
ＡＲＥＡＤコマンドを第１のインターフェース回路に
転送するための手段、送信機送信モジュール内にあって、第２のインターフェ
ース回路からのＢＬＯＣＫＤＡＴＡＲＥＡＤコマン
ドに応答して、ＢＬＯＣＫＤＡＴＡＲＥＡＤＡＣ
ＫＮＯＷＬＥＧＥ信号及び要求されたデータを相互接続
モジュールに送り、ＢＬＯＣＫＤＡＴＡＲＥＡＤ
ＡＣＫＮＯＷＬＥＤＧＥ信号を送る際にＢＬＯＣＫＤ
ＡＴＡＲＥＡＤフラッグをセットするための手段、送信機相互接続モジュール内にあって、ＢＬＯＣＫＤ
ＡＴＡＲＥＡＤフラッグがセットされている時第１の
インターフェース回路からコマンドを受け取ることを防
止するための手段、ＰＵＲＧＥＣＯＭＰＬＥＴＥコマンドが受信機相互接
続モジュールによって受信された時にＢＬＯＣＫＤＡ
ＴＡＲＥＡＤフラッグをリセットするための手段を含
む請求項１２記載の装置。
【請求項２１】複数のデータラインを各々有する第１及
び第２の情報バスにそれぞれ結合する第１及び第２のイ
ンターフェース回路を相互接続するための方法であり、
この方法が、第１のインターフェース回路からの情報の集合の第１の
対をレジスタの第１の対にそれぞれ同時受信し、第１のマルチプレクサを作動して、第１の情報経路のデ
ータラインを介してレジスタの第１の対から情報の集合
の第１の対の各集合を順次転送し、レジスタの第２の対内で、第１のマルチプレクサによっ
て順次転送された情報の集合の第１の対をそれぞれ受信
し、情報の集合の第１の対をそれぞれ同時にレジスタの第２
の対から第２のインターフェース回路にそれぞれ同時に
供給し、情報の第２の対を第２のインターフェース回路からレジ
スタの第３の対内へそれぞれ同時に受信し、第２のマルチプレクサを作動して、第２の情報経路のデ
ータラインを介して、レジスタの第３の対から、情報の
集合の第２の対の各集合を順次転送し、レジスタの第４の対内にあって、第２のマルチプレクサ
によって順次転送された情報の集合の第２の対をそれぞ
れ受信し、そして情報の集合の第２の対をレジスタの第
４の対から第１のインターフェース回路にそれぞれ同時
に供給する方法。
【請求項２２】第１の情報バスに結合したインターフェ
ース回路を第２の情報バスに結合した相互接続アタプタ
ーモジュールに相互接続し、情報バスの各々が複数のデ
ータラインを有する方法が、情報の集合の第１の対をインターフェース回路からレジ
スタの第１の対内にそれぞれ同時に受信し、マルチプレクサを作動して、情報の集合の第１の対の各
集合をレジスタの第１の対から、第１の情報経路のデー
タラインを介して順次転送し、レジスタの第２の対内にあって、アダプターモジュール
から順次受信された情報の集合の第２の対をそれぞれ受
信し、そして情報の集合の第２の対をレジスタの第２の
対からインターフェース回路にそれぞれ同時に供給する
各工程からなる方法。