JPH0611552B2 - プリンタ制御装置 - Google Patents
プリンタ制御装置Info
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- JPH0611552B2 JPH0611552B2 JP62083075A JP8307587A JPH0611552B2 JP H0611552 B2 JPH0611552 B2 JP H0611552B2 JP 62083075 A JP62083075 A JP 62083075A JP 8307587 A JP8307587 A JP 8307587A JP H0611552 B2 JPH0611552 B2 JP H0611552B2
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- raster
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- 239000000872 buffer Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/12—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリンタ制御装置に係り、特にドットパターン
データの拡大・縮小を行なうのに好適なプリンタ制御装
置に関する。
データの拡大・縮小を行なうのに好適なプリンタ制御装
置に関する。
従来プリンタ制御装置は、特開昭59-180787号公報に記
載のように、レーザビームプリンタにおいて、プリント
データを一時蓄えるためのイメージバッファを持ってい
た。この方式において、画像の拡大等を行なう場合、一
度イメージバッファリングされたデータを拡大の倍率分
だけくり返して印刷を行なう事により、画像の拡大等を
実現できた。
載のように、レーザビームプリンタにおいて、プリント
データを一時蓄えるためのイメージバッファを持ってい
た。この方式において、画像の拡大等を行なう場合、一
度イメージバッファリングされたデータを拡大の倍率分
だけくり返して印刷を行なう事により、画像の拡大等を
実現できた。
上記技術においては、画像を拡大・縮小するための容量
の大きいイメージバッファが１ラスタに対して２個必要
となり、プリンタ制御装置を小形軽量化する上で問題と
なっていた。
の大きいイメージバッファが１ラスタに対して２個必要
となり、プリンタ制御装置を小形軽量化する上で問題と
なっていた。
上記問題は、イメージバッファ（以下、データバッファ
と称する）を小型化することにより解決できるが、デー
タバッファを小型化すると、プリントデータ（以下、ド
ットパターンデータと称する）をメモリから読み出すた
めのアドレス計算を頻繁に行なう必要が生じ、アドレス
計算を行なうためのハードウェア量が増加するという問
題が生じる。特に、画像をn/m倍に拡大／縮小する場
合、アドレス計算のためのハードウェア量増加は、著し
いものになる。
と称する）を小型化することにより解決できるが、デー
タバッファを小型化すると、プリントデータ（以下、ド
ットパターンデータと称する）をメモリから読み出すた
めのアドレス計算を頻繁に行なう必要が生じ、アドレス
計算を行なうためのハードウェア量が増加するという問
題が生じる。特に、画像をn/m倍に拡大／縮小する場
合、アドレス計算のためのハードウェア量増加は、著し
いものになる。
ハードウェアを用いることなく、マイクロコンピュータ
を用いてアドレス計算を行うことにより、ハードウェア
量の増加という問題は避けることができる。しかし、マ
イクロコンピュータによるアドレス計算は、通常ハード
ウェアによるアドレス計算よりも多大の時間がかかり、
その結果、印刷に多大の時間を要するという新たな問題
を生じる。
を用いてアドレス計算を行うことにより、ハードウェア
量の増加という問題は避けることができる。しかし、マ
イクロコンピュータによるアドレス計算は、通常ハード
ウェアによるアドレス計算よりも多大の時間がかかり、
その結果、印刷に多大の時間を要するという新たな問題
を生じる。
本発明は、上記した従来技術の問題点に鑑みなされたも
ので、ドットパターンデータをメモリから読み出す際
に、大容量のデータバッファを設ける必要性をなくし、
かつメモリからドットパターンデータを読み出すための
アドレス計算と該計算により得られたアドレスの設定を
所定のタイミングで行なうように工夫することにより、
アドレス計算に起因する印刷速度の低下を防止し、高速
印刷を可能にするプリンタ制御装置を提供することを目
的としている。
ので、ドットパターンデータをメモリから読み出す際
に、大容量のデータバッファを設ける必要性をなくし、
かつメモリからドットパターンデータを読み出すための
アドレス計算と該計算により得られたアドレスの設定を
所定のタイミングで行なうように工夫することにより、
アドレス計算に起因する印刷速度の低下を防止し、高速
印刷を可能にするプリンタ制御装置を提供することを目
的としている。
本発明のプリンタ制御装置は、ドットパターンデータを
記憶しているメモリと、上記メモリの読出しアドレスを
カウント出力するアドレスカウンタと、上記メモリから
読み出されたドットパターンデータを一時格納するデー
タバッファとを有して構成され、１ラスタ分のドットパ
ターンデータの読出し開始アドレス上記アドレスカウン
タに初期設定し、１ラスタの最初のドットパターンデー
タをダイレクトメモリアクセス方式により上記メモリか
ら読出し、続いて上記アドレスカウンタのカウント値を
読出しアドレスとして、順次上記メモリからドットパタ
ーンデータをダイレクトメモリアクセス方式により読出
し、読出されたドットパターンデータを上記データバッ
ファを介してプリンタに対して順次出力することによ
り、１ラスタ分の印字を行なうプリンタ制御装置に適用
されるものであり、次の特徴を有している。
記憶しているメモリと、上記メモリの読出しアドレスを
カウント出力するアドレスカウンタと、上記メモリから
読み出されたドットパターンデータを一時格納するデー
タバッファとを有して構成され、１ラスタ分のドットパ
ターンデータの読出し開始アドレス上記アドレスカウン
タに初期設定し、１ラスタの最初のドットパターンデー
タをダイレクトメモリアクセス方式により上記メモリか
ら読出し、続いて上記アドレスカウンタのカウント値を
読出しアドレスとして、順次上記メモリからドットパタ
ーンデータをダイレクトメモリアクセス方式により読出
し、読出されたドットパターンデータを上記データバッ
ファを介してプリンタに対して順次出力することによ
り、１ラスタ分の印字を行なうプリンタ制御装置に適用
されるものであり、次の特徴を有している。
すなわち、上記１ラスタ分のドットパターンデータが上
記メモリから読出されている期間内に、次のラスタの読
出し開始アドレスを計算し、かつ上記ラスタの水平帰線
期間内に、上記計算された次のラスタの読出し開始アド
レスを上記アドレスカウンタに設定する手段を設けたこ
とを特徴としている。
記メモリから読出されている期間内に、次のラスタの読
出し開始アドレスを計算し、かつ上記ラスタの水平帰線
期間内に、上記計算された次のラスタの読出し開始アド
レスを上記アドレスカウンタに設定する手段を設けたこ
とを特徴としている。
本発明によれば、１ラスタ分のドットパターンデータが
メモリから読出されている期間内に、次のラスタの読出
し開始アドレスを計算し、さらに上記ラスタの水平帰線
期間内に、上記計算された次のラスタの読出し開始アド
レスを上記アドレスカウンタに設定するため、アドレス
計算に多大の時間がかかつても、次のラスタのドットパ
ターンデータの読出しが遅れることはなく、プリンタは
高速に印刷を行なうことができる。
メモリから読出されている期間内に、次のラスタの読出
し開始アドレスを計算し、さらに上記ラスタの水平帰線
期間内に、上記計算された次のラスタの読出し開始アド
レスを上記アドレスカウンタに設定するため、アドレス
計算に多大の時間がかかつても、次のラスタのドットパ
ターンデータの読出しが遅れることはなく、プリンタは
高速に印刷を行なうことができる。
以下添付の図面に示す実施例により、更に詳細に本発明
について説明する。
について説明する。
第１図は本発明の一実施例を示すブロック図である。同
図において、レーザビームプリンタ１から出力される水
平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣが共に
０で印字期間になると、ゲート回路２から“１”が出力
され、カウンタ３のリセットが解除され、同時にシフト
レジスタ１７をインネーブルする。カウンタ３はｎ倍発
振器７の出力をｍ分周カウンタ８によりｍ分周して得た
基本クロックの計数を開始する。カウンタ３は最大計数
値３２のカウンタであり、その計数値に応じて出力端子
２0，２1，２2，２3，２4から“１”又は“０”を出力
する。デコーダ９はカウンタ３の出力端子２3，２4の出
力を受け、その入力値をデコードし、デコード値１〜４
に応じて出力端子Ｔ０〜Ｔ３に“１”を出力する。即
ち、デコーダ９はカウンタ３の計数値が“０〜７”のと
き端子Ｔ０から“１”を出力し、計数値が“８〜１５”
のとき端子Ｔ１から“１”を出力し、計数値が“１６〜
２３”のとき端子Ｔ２から“１”を出力し、計数値が
“２４〜３１”のとき端子Ｔ３から“１”を出力する。
図において、レーザビームプリンタ１から出力される水
平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣが共に
０で印字期間になると、ゲート回路２から“１”が出力
され、カウンタ３のリセットが解除され、同時にシフト
レジスタ１７をインネーブルする。カウンタ３はｎ倍発
振器７の出力をｍ分周カウンタ８によりｍ分周して得た
基本クロックの計数を開始する。カウンタ３は最大計数
値３２のカウンタであり、その計数値に応じて出力端子
２0，２1，２2，２3，２4から“１”又は“０”を出力
する。デコーダ９はカウンタ３の出力端子２3，２4の出
力を受け、その入力値をデコードし、デコード値１〜４
に応じて出力端子Ｔ０〜Ｔ３に“１”を出力する。即
ち、デコーダ９はカウンタ３の計数値が“０〜７”のと
き端子Ｔ０から“１”を出力し、計数値が“８〜１５”
のとき端子Ｔ１から“１”を出力し、計数値が“１６〜
２３”のとき端子Ｔ２から“１”を出力し、計数値が
“２４〜３１”のとき端子Ｔ３から“１”を出力する。
デコーダ９の端子Ｔ０，Ｔ２の出力が“１”になるタイ
ミングにおいて（即ち、カウンタ３の計数値が８又は２
４になるタイミング）、ゲート回路１４から出力される
“１”により、バスクロック２７に同期してフリップフ
ロップ１５がセットされ、ＤＭＡ要求信号２５が制御バ
ス２４へ出力される。ＤＭＡ要求信号２５に対して図示
しないプロセッサからＤＭＡ許可信号２６が発せられ、
同じく制御バス２４を介して入力される。入力されたＤ
ＭＡ許可信号２６はフリップフロップ１５をリセットす
ると同時に、ゲート回路４，５に入力され、カウンタ３
の出力端子２4の出力に応じて、ゲート回路４，５のい
ずれか一方から交互に“１”を出力させる。これによっ
て、データバッファ１０，１１又はデータバッファ１
２，１３のいずれか一方が交互にトリガされ、このタイ
ミングでデータバス２２から出力される１６ビットのデ
ータがデータバッファ１０，１１と１２，１３に交互に
取り込まれる。
ミングにおいて（即ち、カウンタ３の計数値が８又は２
４になるタイミング）、ゲート回路１４から出力される
“１”により、バスクロック２７に同期してフリップフ
ロップ１５がセットされ、ＤＭＡ要求信号２５が制御バ
ス２４へ出力される。ＤＭＡ要求信号２５に対して図示
しないプロセッサからＤＭＡ許可信号２６が発せられ、
同じく制御バス２４を介して入力される。入力されたＤ
ＭＡ許可信号２６はフリップフロップ１５をリセットす
ると同時に、ゲート回路４，５に入力され、カウンタ３
の出力端子２4の出力に応じて、ゲート回路４，５のい
ずれか一方から交互に“１”を出力させる。これによっ
て、データバッファ１０，１１又はデータバッファ１
２，１３のいずれか一方が交互にトリガされ、このタイ
ミングでデータバス２２から出力される１６ビットのデ
ータがデータバッファ１０，１１と１２，１３に交互に
取り込まれる。
次に、上記１６ビットのデータの読出しについて説明す
る。即ち、制御バス２４を介して入力されるＤＭＡ許可
信号２６は、インバータ１６を介してワード数カウンタ
１９とアドレスカウンタ２０とゲート回路２１に入力さ
れる。アドレスカウンタ２０には、水平帰線期間にＩ０
プロセッサ１８から出力された初期アドレスが取り込ま
れており、該初期アドレスに基づいて順次アドレス計算
を行ない、ゲート回路２１にＤＭＡ許可信号２６の反転
信号が入力されるタイミングでアドレスバス２３に順次
出力される。これによって、該アドレスに存在する１６
ビットデータが図示しない記憶装置から読み出され、デ
ータバス２２を介してデータバッファ１０，１１又は１
２，１３に取り込まれる。また、ワード数カウンタ１９
には、あらかじめ１ライン分のワードがＩ０プロセッサ
１８により初期設定されており、初期設定されたワード
数がＤＭＡ許可信号２６が入力される毎に１づつ減算さ
れ、最終的に０になった時点で、キャリィ信号を出力し
て、１ライン（１ラスタ）分のデータ読み出しを終了す
る。
る。即ち、制御バス２４を介して入力されるＤＭＡ許可
信号２６は、インバータ１６を介してワード数カウンタ
１９とアドレスカウンタ２０とゲート回路２１に入力さ
れる。アドレスカウンタ２０には、水平帰線期間にＩ０
プロセッサ１８から出力された初期アドレスが取り込ま
れており、該初期アドレスに基づいて順次アドレス計算
を行ない、ゲート回路２１にＤＭＡ許可信号２６の反転
信号が入力されるタイミングでアドレスバス２３に順次
出力される。これによって、該アドレスに存在する１６
ビットデータが図示しない記憶装置から読み出され、デ
ータバス２２を介してデータバッファ１０，１１又は１
２，１３に取り込まれる。また、ワード数カウンタ１９
には、あらかじめ１ライン分のワードがＩ０プロセッサ
１８により初期設定されており、初期設定されたワード
数がＤＭＡ許可信号２６が入力される毎に１づつ減算さ
れ、最終的に０になった時点で、キャリィ信号を出力し
て、１ライン（１ラスタ）分のデータ読み出しを終了す
る。
以上の様にして、データバス２２を介してデータバッフ
ァ１０，１１又は１２，１３に交互に取り込まれた１６
ビットのデータをレーザビームプリンタ１に出力する場
合の動作について説明する。この場合には、デコーダ９
の出力端子Ｔ０〜Ｔ３の出力とカウンタ３の出力端子２
0，２1，２2の出力が利用される。即ち、デコーダ９の
出力端子Ｔ０〜Ｔ３の各出力は、図示する様にデータバ
ッファ１０，１１，１２，１３の端子ＯＣに入力され、
これにより８ビット構成のデータバッファ１０〜１３の
データ出力タイミングが次の様に制御される。デコーダ
９の出力端子Ｔ０から“１”が出力されるとデータバッ
ファ１０からデータが出力されシフトレジスタ１７に入
力される。同様に、出力端子Ｔ１から“１”が出力され
るとデータバッファ１１からデータ出力され、出力端子
Ｔ２から“１”が出力されるとデータバッファ１２から
データが出力され、出力端子Ｔ３から“１”が出力され
るとデータバッファ１３からデータが出力される。シフ
トレジスタ１７は、前記した様にゲート回路２の出力
（“１”）により、すでにインネーブルされており、こ
のシフトレジスタ１７はカウンタ３の出力端子２0，
２1，２2の出力が全て“１”になるタイミング（即ち、
カウンタ３の計数値が０，８，１６，２４になるタイミ
ング）でゲート回路６から出力される“１”を端子ＬＤ
に受け、各データバッファ１０〜１３から出力されるデ
ータを取り込む。シフトレジスタ１７に取り込まれたデ
ータは、シリアル／パラレル変換され、１ビットづつレ
ーザビームプリンタ１に出力される。
ァ１０，１１又は１２，１３に交互に取り込まれた１６
ビットのデータをレーザビームプリンタ１に出力する場
合の動作について説明する。この場合には、デコーダ９
の出力端子Ｔ０〜Ｔ３の出力とカウンタ３の出力端子２
0，２1，２2の出力が利用される。即ち、デコーダ９の
出力端子Ｔ０〜Ｔ３の各出力は、図示する様にデータバ
ッファ１０，１１，１２，１３の端子ＯＣに入力され、
これにより８ビット構成のデータバッファ１０〜１３の
データ出力タイミングが次の様に制御される。デコーダ
９の出力端子Ｔ０から“１”が出力されるとデータバッ
ファ１０からデータが出力されシフトレジスタ１７に入
力される。同様に、出力端子Ｔ１から“１”が出力され
るとデータバッファ１１からデータ出力され、出力端子
Ｔ２から“１”が出力されるとデータバッファ１２から
データが出力され、出力端子Ｔ３から“１”が出力され
るとデータバッファ１３からデータが出力される。シフ
トレジスタ１７は、前記した様にゲート回路２の出力
（“１”）により、すでにインネーブルされており、こ
のシフトレジスタ１７はカウンタ３の出力端子２0，
２1，２2の出力が全て“１”になるタイミング（即ち、
カウンタ３の計数値が０，８，１６，２４になるタイミ
ング）でゲート回路６から出力される“１”を端子ＬＤ
に受け、各データバッファ１０〜１３から出力されるデ
ータを取り込む。シフトレジスタ１７に取り込まれたデ
ータは、シリアル／パラレル変換され、１ビットづつレ
ーザビームプリンタ１に出力される。
次に、本実施例において、拡大・縮小を行なう場合の動
作について説明する。
作について説明する。
先ず、縦ｎ倍を行なうときのＩ０プロセッサ１８の動作
について説明する。印刷が開始されると、Ｉ０プロセッ
サ１８はＤＭＡを行なうべきＤＭＡ開始メモリアドレス
をアドレスカウンタ２０に、また、１スキャン分のＤＭ
Ａ転送ワード数をワード数カウンタ１９に格納する。こ
こで、水平同期信号ＨＳＹＮＣが“０”となると、１ラ
イン（１ラスタ）の印字が行なわれ終了した時点で、ワ
ード数カウンタ１９からのキャリー信号（端子Ｃ）が
“１”となり、Ｉ０プロセッサ１８の割込み端子ＩＮＴ
に入力され、Ｉ０プロセッサ１８に割込みとして終了が
通知される。Ｉ０プロセッサ１８は、１ライン（１ラス
タ）のＤＭＡ印刷終了を検出すると、次に印字すべきデ
ータの初期アドレスをアドレスカウンタ２０に設定し、
またワード数カウンタ１９に値をセットする。このデー
タのセットは、水平同期信号ＨＳＹＮＣが“１”の水平
帰線期間を行う。この様な動作をワード数カウンタ１９
からの割込みが来る毎にくり返す。ここで、アドレスカ
ウンタ２０へのデータのセット方法であるが、ＤＭＡ開
始アドレスをＡ、１ライン分のワード数をＬとすると、
画像の２倍拡大を行なう場合は、アドレスカウンタにセ
ットする初期アドレスは、Ａであり、以後順にＡ，Ａ＋
Ｌ，Ａ＋Ｌ，Ａ＋２Ｌ，Ａ＋２Ｌ，……の様に、同じア
ドレスを２度づつセットする（単純２度書き）。また、
1/2縮小の場合は、 Ａ，Ａ＋２Ｌ，Ａ＋４Ｌ，Ａ＋６Ｌ，…… の様にすれば良い（単純間引き）。
について説明する。印刷が開始されると、Ｉ０プロセッ
サ１８はＤＭＡを行なうべきＤＭＡ開始メモリアドレス
をアドレスカウンタ２０に、また、１スキャン分のＤＭ
Ａ転送ワード数をワード数カウンタ１９に格納する。こ
こで、水平同期信号ＨＳＹＮＣが“０”となると、１ラ
イン（１ラスタ）の印字が行なわれ終了した時点で、ワ
ード数カウンタ１９からのキャリー信号（端子Ｃ）が
“１”となり、Ｉ０プロセッサ１８の割込み端子ＩＮＴ
に入力され、Ｉ０プロセッサ１８に割込みとして終了が
通知される。Ｉ０プロセッサ１８は、１ライン（１ラス
タ）のＤＭＡ印刷終了を検出すると、次に印字すべきデ
ータの初期アドレスをアドレスカウンタ２０に設定し、
またワード数カウンタ１９に値をセットする。このデー
タのセットは、水平同期信号ＨＳＹＮＣが“１”の水平
帰線期間を行う。この様な動作をワード数カウンタ１９
からの割込みが来る毎にくり返す。ここで、アドレスカ
ウンタ２０へのデータのセット方法であるが、ＤＭＡ開
始アドレスをＡ、１ライン分のワード数をＬとすると、
画像の２倍拡大を行なう場合は、アドレスカウンタにセ
ットする初期アドレスは、Ａであり、以後順にＡ，Ａ＋
Ｌ，Ａ＋Ｌ，Ａ＋２Ｌ，Ａ＋２Ｌ，……の様に、同じア
ドレスを２度づつセットする（単純２度書き）。また、
1/2縮小の場合は、 Ａ，Ａ＋２Ｌ，Ａ＋４Ｌ，Ａ＋６Ｌ，…… の様にすれば良い（単純間引き）。
一般にｎ／ｍ倍する場合には、Ｎ回目のセットアドレス
は、 Ａ＋Ｌ×↓（Ｎ−１）×ｎ／ｍ↓ となる。ここで、↓↓は少数点以下切捨てを表わす。
は、 Ａ＋Ｌ×↓（Ｎ−１）×ｎ／ｍ↓ となる。ここで、↓↓は少数点以下切捨てを表わす。
この式を使えば、機械的に計算できる。この様なアドレ
ス計算はプログラマブルカウンタにより、容易に実現で
き、更にＩ０プロセッサ１８から順次アドレス計算結果
をレジスタにセットし、アドレス信号とする様に構成し
ても良い。
ス計算はプログラマブルカウンタにより、容易に実現で
き、更にＩ０プロセッサ１８から順次アドレス計算結果
をレジスタにセットし、アドレス信号とする様に構成し
ても良い。
第２図は、上記したＩ０プロセッサ１８の動作を示すフ
ローチャートである。第２図に示すように、Ｉ０プロセ
ッサ１８は、初期アドレスをアドレスカウンタ２０にロ
ードした後、次のラスタの初期アドレスを計算する。す
なわち、Ｉ０プロセッサ１８は、アドレスカウンタ１８
の動作により、１ラスタ分のドットパターンデータの読
出しが行なわれている最中に、次のラスタの初期アドレ
スを計算する。そして、１ラスタ分のデータ読出し終了
を意味するワード数カウンタ１９からの割込み（ワード
数カウンタ１９からのキャリー信号）を待ち、該割込み
が入力された時点で、次のラスタの初期アドレスをアド
レスカウンタ２０に設定する。これは、ラスタの水平帰
線期間内に、次のラスタ初期アドレスがアドレスカウン
タ２０に設定されることを意味する。
ローチャートである。第２図に示すように、Ｉ０プロセ
ッサ１８は、初期アドレスをアドレスカウンタ２０にロ
ードした後、次のラスタの初期アドレスを計算する。す
なわち、Ｉ０プロセッサ１８は、アドレスカウンタ１８
の動作により、１ラスタ分のドットパターンデータの読
出しが行なわれている最中に、次のラスタの初期アドレ
スを計算する。そして、１ラスタ分のデータ読出し終了
を意味するワード数カウンタ１９からの割込み（ワード
数カウンタ１９からのキャリー信号）を待ち、該割込み
が入力された時点で、次のラスタの初期アドレスをアド
レスカウンタ２０に設定する。これは、ラスタの水平帰
線期間内に、次のラスタ初期アドレスがアドレスカウン
タ２０に設定されることを意味する。
次に、横方向の拡大であるが、ｎ倍発振器７は通常拡大
を行なわない場合でもレーザビームプリンタ１との同期
・位相合わせのため、ビデオクロックの８倍以上の周波
数のものを搭載している。位相合わせは、水平同期信号
ＨＳＹＮＣに同期して行ない、その回路例を第３図に示
す。
を行なわない場合でもレーザビームプリンタ１との同期
・位相合わせのため、ビデオクロックの８倍以上の周波
数のものを搭載している。位相合わせは、水平同期信号
ＨＳＹＮＣに同期して行ない、その回路例を第３図に示
す。
なお、ｍ分周カウンタ８をＩ０プロセッサ１８よりセッ
トできる様にバスに接続しておくと、プログラマブルに
横方向の倍率を変化させることができる。
トできる様にバスに接続しておくと、プログラマブルに
横方向の倍率を変化させることができる。
また、上記した実施例においては、８ビット構成のデー
タバッファを２個一組として用いたが、本発明はこれに
限定されるものではなく、例えば、１６ビットのデータ
バッファを用いる事ができるのは言うまでもない。
タバッファを２個一組として用いたが、本発明はこれに
限定されるものではなく、例えば、１６ビットのデータ
バッファを用いる事ができるのは言うまでもない。
以上の説明から明らかな様に、上記実施例によれば、１
ワード分のデータバッファを２個用いるだけであるた
め、従来技術で必要とされた容量の大きいイメージバッ
ファ（２個）が不要となり、大幅にメモリ容量を小さく
する事が可能になる。そのため、プリンタ制御装置を小
形・軽量化する上で効果がある。
ワード分のデータバッファを２個用いるだけであるた
め、従来技術で必要とされた容量の大きいイメージバッ
ファ（２個）が不要となり、大幅にメモリ容量を小さく
する事が可能になる。そのため、プリンタ制御装置を小
形・軽量化する上で効果がある。
しかも、本実施例によれば、メモリに格納されたデータ
を任意の倍率で拡大／縮小して、ビデオインタフェース
のプリンタに出力できるので、画像の任意倍率での拡大
／縮小を行なうという効果がある。
を任意の倍率で拡大／縮小して、ビデオインタフェース
のプリンタに出力できるので、画像の任意倍率での拡大
／縮小を行なうという効果がある。
また、既に取込み済の画像の入力線密度と、出力プリン
タの線密度が異なる場合に、これの補正を行なえるの
で、画像の線密度変換印刷を行なう事が可能になるとい
う効果がある。
タの線密度が異なる場合に、これの補正を行なえるの
で、画像の線密度変換印刷を行なう事が可能になるとい
う効果がある。
本発明によれば、ドットパターンデータをメモリから読
み出す際に、大容量のデータバッファを設ける必要性を
なくすことが可能になり、かつアドレス計算に多大の時
間がかかつても、メモリからのドットパターンデータの
読出しが遅れることはなく、高速に印刷を行なうこと可
能になる。
み出す際に、大容量のデータバッファを設ける必要性を
なくすことが可能になり、かつアドレス計算に多大の時
間がかかつても、メモリからのドットパターンデータの
読出しが遅れることはなく、高速に印刷を行なうこと可
能になる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すＩ０プロセッサの処理を示すフローチャート、
第３図は第１図に示すｍ分周カウンタの一例を示す回路
図である。 １……レーザビームプリンタ、３……カウンタ、７……
ｎ倍発振器、８……ｍ分周カウンタ、９……デコーダ、
１０〜１３……データバッファ、１５……フリップフロ
ップ、１７……シフトレジスタ、１８……Ｉ０プロセッ
サ、１９……ワード数カウンタ、２０……アドレスカウ
ンタ、２２……データバス、２３……アドレスバス、２
４……制御バス。
図に示すＩ０プロセッサの処理を示すフローチャート、
第３図は第１図に示すｍ分周カウンタの一例を示す回路
図である。 １……レーザビームプリンタ、３……カウンタ、７……
ｎ倍発振器、８……ｍ分周カウンタ、９……デコーダ、
１０〜１３……データバッファ、１５……フリップフロ
ップ、１７……シフトレジスタ、１８……Ｉ０プロセッ
サ、１９……ワード数カウンタ、２０……アドレスカウ
ンタ、２２……データバス、２３……アドレスバス、２
４……制御バス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40 Ａ 9068−5Ｃ
Claims (1)
- 【請求項１】ドットパターンデータを記憶しているメモ
リと、上記メモリの読出しアドレスをカウント出力する
アドレスカウンタと、上記メモリから読出されたドット
パターンデータを一時格納するデータバッファとを有し
て構成され、１ラスタ分のドットパターンデータの読出
し開始アドレスを上記アドレスカウンタに初期設定し、
１ラスタの最初のドットパターンデータをダイレクトメ
モリアクセス方式により上記メモリから読出し、続いて
上記アドレスカウンタのカウント値を読出してアドレス
として、順次上記メモリからドットパターンデータをダ
イレクトメモリアクセス方式により読出し、読出された
ドットパターンデータを上記データバッファを介してプ
リンタに対して順次出力することにより、１ラスタ分の
印字を行なうプリンタ制御装置において、 上記メモリから１ラスタ分のドットパターンデータを読
出す期間内に、次のラスタの読出し開始アドレスを計算
し、かつ上記ラスタの水平帰線期間内に、上記計算され
た次のラスタの読出し開始アドレスを上記アドレスカウ
ンタに設定する手段を設けたことを特徴とするプリンタ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62083075A JPH0611552B2 (ja) | 1987-04-06 | 1987-04-06 | プリンタ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62083075A JPH0611552B2 (ja) | 1987-04-06 | 1987-04-06 | プリンタ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249663A JPS63249663A (ja) | 1988-10-17 |
| JPH0611552B2 true JPH0611552B2 (ja) | 1994-02-16 |
Family
ID=13792060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62083075A Expired - Lifetime JPH0611552B2 (ja) | 1987-04-06 | 1987-04-06 | プリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611552B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354791B1 (en) * | 1988-08-11 | 1995-04-12 | Canon Kabushiki Kaisha | Data processing apparatus |
| US5361329A (en) * | 1988-08-11 | 1994-11-01 | Canon Kabushiki Kaisha | Data processing apparatus |
| JPH0717075A (ja) * | 1993-07-01 | 1995-01-20 | Nec Corp | プリンタ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151262A (ja) * | 1982-03-05 | 1983-09-08 | Hitachi Ltd | フオントメモリ読出し方式 |
| JPS60124764A (ja) * | 1983-12-12 | 1985-07-03 | Minolta Camera Co Ltd | ダイレクトメモリアクセス制御装置 |
| JPS60201958A (ja) * | 1984-03-26 | 1985-10-12 | Tokyo Electric Co Ltd | サ−マルヘツドのデ−タ送出回路 |
| JPS6248560A (ja) * | 1985-08-28 | 1987-03-03 | Tokyo Electric Co Ltd | 印字幅拡大装置 |
-
1987
- 1987-04-06 JP JP62083075A patent/JPH0611552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63249663A (ja) | 1988-10-17 |
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