JPH06102531A

JPH06102531A - アクティブ・マトリックス型液晶表示装置

Info

Publication number: JPH06102531A
Application number: JP25000492A
Authority: JP
Inventors: Masao Murade; 正夫村出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 1994-04-15
Anticipated expiration: 2016-01-09
Also published as: JP3123252B2

Abstract

(57)【要約】【目的】アクティブ・マトリックス型液晶表示装置に
用いるＴＦＴの構造に於いて、ソース及びドレイン領域
とチャネル領域の間に低濃度層あるいは、オフセット領
域を設け、ドレイン近傍での高電界を緩和し、ＯＦＦ領
域でのリーク電流を低減し、ソース・ドレイン間耐圧を
向上させることを目的とする。【構成】画素部のＴＦＴだけでなく同一基板内に内蔵
した周辺駆動回路のＴＦＴをもＬＤＤ構造あるいはオフ
セットゲート構造にすること。【効果】消費電流の低減が実現でき、しきい値制御の
マージンが増え、駆動回路の誤動作を回避できることか
ら、高信頼性のデバイスを作成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブ・マトリッ
クス型液晶表示装置の構造に関するものである。

【０００２】

【従来の技術】従来技術としては、１９９２年にソニー
（株）がエス・アイ・ディー９２ダイジェスト（ＳＩＤ
９２ＤＩＧＥＳＴ）５５頁で発表したように、画素
部のスイッチング素子であるＭＯＳ型ＴＦＴをＬＤＤ構
造にし、周辺駆動回路をＣ−ＭＯＳ型ＴＦＴにより形成
した例がある。しかし、周辺駆動回路を形成するＣ−Ｍ
ＯＳ型ＴＦＴのＮチャネル（以下、Ｎｃｈと称す）型Ｔ
ＦＴ、Ｐチャネル（以下、Ｐｃｈと称す）型ＴＦＴのい
ずれかを、あるいは、すべてのＴＦＴをＬＤＤ構造、ま
たはオフセットゲート構造にした報告例はない。

【０００３】また、従来の画素および周辺駆動回路を構
成するプレーナ構造を有するＣ−ＭＯＳ型ＴＦＴ素子で
は、ソース，ドレイン領域を、ゲート電極をマスクとし
てイオン注入することにより形成していた。従来プロセ
スを説明するために、イオン注入によりソース，ドレイ
ン領域を形成する工程から活性化アニールまでの工程を
図１０に示す。図１０（ａ）において、従来法では、フ
ォト工程を省略するために、基板全面にアクセプター不
純物（ボロン等）をイオン注入する。１０−５はｐ型の
ソース領域であり、１０−６はｐ型のドレイン領域であ
る。１０−７は、アクセプター不純物のイオン注入によ
るイオンビームを示している。次に、図１０（ｂ）に示
すように、Ｐｃｈ型領域をフォトレジスト１０−１０で
被覆し、基板全面にドナー不純物（リン，ヒ素等）をイ
オン注入することによりＮｃｈ型のソース領域１０−
８，ドレイン領域１０−９を形成する。１０−１１は、
ドナー不純物のイオン注入によるイオンビームを示して
いる。この際、アクセプター不純物ドーズ量Ｎ_Aとドナ
ー不純物ドーズ量Ｎ_Bには、Ｎ_A＜Ｎ_Bの関係がある。続
いて、図１０（ｃ）に示すように、前記フォトレジスト
を剥離し、層間絶縁膜を形成し、Ｐｃｈ，Ｎｃｈ領域を
活性化し、結晶性を回復させる目的でＮ ₂雰囲気中１０
００℃前後の温度で３０分程度の活性化アニールを行
う。このようにして、Ｃ−ＭＯＳ型ＴＦＴを作成してい
た。

【０００４】

【発明が解決しようとする課題】上記に示すようにイオ
ン注入により自己整合的にソース・ドレイン領域を形成
する従来の方法では、不純物イオンを注入した後、ソー
ス・ドレイン領域を活性化するために行う１０００℃前
後の熱処理に於いて、図１０（ｃ）に示すようにチャネ
ル領域１０−２に不純物が拡散するため、ゲート電極下
に拡散により張り出したドレインの近傍が高電界を持つ
ようになり、リーク電流が発生しやすくなるという問題
点を有する。このＴＦＴを画素に用いると、電荷が十分
に保持されず、コントラスト不良などの表示不良を引き
起こす。また、周辺駆動回路にこのＴＦＴを用いると、
トランジスタの動作および静止における消費電流が大き
くなり、回路の誤動作を引き起こす。更に、ソース・ド
レイン間の耐圧が低く、デバイスの長期信頼性に問題を
残す。

【０００５】

【課題を解決するための手段】そこで、本発明のアクテ
ィブ・マトリックス型液晶表示装置は、透明基板上にＴ
ＦＴ素子を有する画素をＸとＹのマトリックスに構成
し、このＴＦＴ素子を駆動させる周辺駆動回路を同一基
板上に有するアクティブ・マトリックス型液晶表示装置
に於いて、画素のＴＦＴおよび周辺駆動回路を構成する
ＴＦＴをＬＤＤ構造あるいは、前記構造のイオン低濃度
層にイオンドーピングしないオフセットゲート構造を有
することを特徴とする。

【０００６】

【実施例】以下、本発明のアクティブ・マトリックス型
液晶表示装置について実施例に基づいて詳細に説明す
る。

【０００７】画素および周辺駆動回路を構成するＬＤＤ
構造を有するＭＯＳ型ＴＦＴの構造を図１（ａ）に示
す。石英基板１−１上にシリコン半導体層を成膜し、ゲ
ート絶縁膜１−７を形成する。前記膜上にゲート電極１
−８を形成するトップゲート型のいわゆるプレーナー構
造を有している。半導体層は、チャネル導電層１−２と
ソース領域１−３とドレイン領域１−４の間にイオン低
濃度層あるいはオフセット層１−５を有することを特徴
としている。

【０００８】図１（ｂ）に本実施例による液晶表示装置
の駆動回路を示す。画像表示エリアと同一基板上に内蔵
したソース線駆動回路でＳ１からＳ２，Ｓ３，…，Ｓｎ
と順次駆動して映像信号を送信する。ソース線に映像信
号を送信するには、図１（ｂ）に示すようにソース線駆
動回路により順次アナログスイッチ（以下、サンプルホ
ルダーと称す）のゲートをＯＮして映像信号を書き込
み、再びゲートが開くまでその信号を保持する。この際
の走査方向は図面の右から左でも良い（Ｓｎ→Ｓ１）。
また、内蔵したゲート線駆動回路により、ゲート信号を
Ｇ１からＧ２，Ｇ３，…，Ｇｎと順次駆動して、画素の
スイッチング素子であるＴＦＴ１−１１のゲートをＯ
Ｎ，ＯＦＦする。これらの駆動を繰り返し、マトリック
ス状に配列した多数の単位画素を縦方向（Ｇ１，Ｇ２，
…，Ｇｎ）にゲート信号を走査することによりテレビジ
ョンとして動作することができる。これは、横方向のＭ
ＯＳ型ＴＦＴを一斉にＯＮさせて映像信号を容量にかき
こませ、縦方向に順次ゲート信号を走査する線走査によ
り、ＣＲＴと同等の作用が行える。

【０００９】次に、その駆動方法を詳細に説明する。図
２は、等価回路で、単位画素を構成するのはＭＯＳ型Ｔ
ＦＴ（２−１），付加容量（２−２），液晶セル（２−
３）である。このＭＯＳ型ＴＦＴをＬＤＤ構造あるいは
オフセットゲート構造にすることでＯＦＦ抵抗を大きく
し、電荷の保持を向上することができる。画像表示装置
としての動作原理は次のようになる。例えば、Ｇ１端子
にゲート信号が印加されて横方向のＭＯＳ型ＴＦＴがＯ
Ｎとなると映像信号はＳ１端子からＭＯＳ型ＴＦＴ（２
−１）を通って容量（２−２）を充電する。ゲート信号
が消滅して、ＭＯＳ型ＴＦＴがＯＦＦになっても容量
（２−２）に蓄えられた電荷が液晶セル（２−３）に電
圧を与え続ける間、液晶セル（２−３）はその電圧に応
じて動的散乱の大きさを変化させるので、液晶セル（２
ー３）中を透過する光は映像信号電圧によって変調を受
けることが可能となる。液晶セル（２−２）に蓄えられ
た電荷は次なるゲート信号が印加されるまでは保持され
る。また、この際の付加容量（２−２）は、従来のよう
に多結晶シリコン等で容量上電極線を独立に形成しても
良いが、容量部での開口率が犠牲になる。したがって、
本実施例では、図２に示したように容量の上電極を次段
のゲート線（前段のゲート線でも良い）とし、容量の下
電極をゲート絶縁膜を形成後にイオン打ち込みにより形
成する。これにより、開口率を犠牲することなしに容量
を形成できる。

【００１０】図３は、図２の画素等価回路に映像信号を
送るためのシフトレジスタの等価回路の例を示す。ソー
ス線に映像信号を順次遅延させて書き込むには、伝送ゲ
ートあるいは、クロックドインバータを使用したシフト
レジスタを構成する。伝送ゲートは、Ｎｃｈ型ＴＦＴあ
るいはＰｃｈ型ＴＦＴのみの単チャネルトランジスタで
も形成できるが、入力電圧の変化により抵抗値が大きく
変わるため、図４（ａ）に示すようにＰｃｈ型ＴＦＴ４
−１とＮｃｈ型ＴＦＴ４−２の両者を組み合わせてＣ−
ＭＯＳ型伝送ゲートを形成することにより、入力電圧の
変化に対して抵抗の変化を抑制する。Ｃ−ＭＯＳ型伝送
ゲートは、リードリレーとして考えられており、入力Ｖ
INの信号が出力ＶOUTに、ＶOUTの信号がＶINに伝達す
る。今、クロックＣＬ線にＨｉｇｈの信号が送信された
時、Ｐ，Ｎｃｈ型ＴＦＴともに導通し、入出力間は数１
００Ωぐらいの抵抗で短絡された形になり、入力ＶINの
信号が出力ＶOUTに伝達される。クロックＣＬ線がＬｏ
ｗレベルの時は、Ｐ，Ｎｃｈ型ＴＦＴともに非導通とな
り、入出力間は高インピーダンスに絶縁された形とな
り、入力信号は伝達しない。

【００１１】一方、クロックドインバータは、図４
（ｂ）に示すように、それぞれ２個直列したＰｃｈ型Ｔ
ＦＴとＮｃｈ型ＴＦＴを直列接続している。Ｐｃｈ型Ｔ
ＦＴ４−３は正電源ＶDDに接続し、Ｎｃｈ型ＴＦＴ４−
６は負電源ＶSSに接続する。今、クロックＣＬにＨｉｇ
ｈレベルが供給されると、Ｐｃｈ型ＴＦＴ４−３とＮｃ
ｈ型ＴＦＴ４−６が同時に導通し、Ｐｃｈ型ＴＦＴ４−
４とＮｃｈ型ＴＦＴ４−５より成るインバータ部分は正
常なインバータとして動作する。クロックＣＬがＬｏｗ
レベルになると、Ｐｃｈ型ＴＦＴ４−３とＮｃｈ型ＴＦ
Ｔ４−６が同時に非導通になってインバータ部分は電源
電圧ＶDD，ＶSSより切り離され、出力ＶOUTは高インピ
ーダンスとなる。これらの伝送ゲートあるいはクロック
ドインバータをシフトレジスタに使用する。

【００１２】図３では、クロック信号と反クロック信号
を組み合わせて、１系列のクロック信号で動作させるシ
フトレジスタの実施例である。駆動回路を構成するシフ
トレジスタには、図３（ａ），（ｂ）に示すようなダイ
ナミック型のＤ型フリップフロップを基本としたもの
と、図３（ｃ），（ｄ）に示すようなスタティック型の
Ｄ型フリップフロップを基本としたものが代表的であ
る。ダイナミック型のシフトレジスタは、図３（ａ）に
示すように、Ｃ−ＭＯＳ型伝送ゲートを用いた場合、図
５のような、クロック信号４０１と反クロック信号４０
２で、伝送ゲート３−１はＯＮ，ＯＦＦを繰り返す。
今、クロック信号４０１がＨｉｇｈで反クロック信号４
０２がＬｏｗになると、伝送ゲート３−１は導通、伝送
ゲート３−２は非導通してマスター部の容量３−５にス
タート信号３０１の情報が入り、ソース線Ｓ１には、イ
ンバータ２個（３−２，３−３）を介して、遅延された
信号３０２が送信される。また、ソース線Ｓ２は、容量
３−６に前の情報が記憶されているために、スタート信
号３０１の影響は受けず変化しない。次に、クロック信
号４０１がＬｏｗで反クロック信号４０２がＨｉｇｈに
なると、伝送ゲート３−１は非導通、伝送ゲート３−２
は導通してマスター部の容量３−５にある情報は前の情
報を保持しながら、ソース線Ｓ２に遅延された信号３０
３が伝達する。つまり、ソース線Ｓ２に送信される出力
信号は、反クロック信号４０２の立ち上がりで転送され
る。この動作をＳＰからＥＰまで繰り返し行い、順次ス
タート信号を遅延させてソース線に信号を伝達する。ま
た、図３（ｂ）のように、クロックドインバータ（３−
７，３−９）を使用した場合も伝送ゲートを用いた場合
と動作原理は同じであるが、クロックドインバータは、
それ自信インバータとしての作用があるため、伝送ゲー
トと比較して、クロックインバータ３−７と３−９の間
のインバータを１個減らすことができる。しかし、以上
のようなダイナミック型のシフトレジスタは、容量３−
５，３−６による電荷一時記憶のため、動作周波数が低
い場合、容量的に保持している電荷がリーク電流により
放電したり、また、リーク電流により不必要にチャージ
されたりして誤動作するという欠点がある。

【００１３】そこで、ダイナミック型シフトレジスタの
欠点を補うために、図３（ｃ），（ｄ）のように帰還用
の伝送ゲート（３−１０，３−１１）やクロックドイン
バータ（３−１２，３−１３）を接続したスタティック
型シフトレジスタを本実施例では用いた。スタティック
型は図３の３Ａ点，３Ｂ点の電荷が回路的に帰還して保
持しているため、クロック信号周波数が低い場合でも安
定に動作するためである。

【００１４】また、クロック信号数を１系列（クロック
信号４０１と反クロック信号４０２）でなく違った信号
で数系列にすれば、遅延信号を様々に変化させることが
可能である。また、図３で示したようなシフトレジスタ
回路をＳＰで何段か接続してやり、それぞれの回路に異
なったクロック信号を送信することにより、クロック信
号周波数を低くできる。また、図３のソース線Ｓ１とＳ
２をＮＡＮＤ回路の入力端子に接続すれば、その出力信
号は、図５の３０４，３０５のようにゲート線駆動用信
号として応用できる。

【００１５】以上のようなシフトレジスタを構成するＴ
ＦＴをＬＤＤ構造あるいはオフセットゲート構造にする
ことにより、トランジスタのＯＦＦ抵抗を大きくし消費
電流の増大、ソース・ドレイン間耐圧の劣化を防ぐこと
ができる。

【００１６】更に、サンプルホルダーのＴＦＴもＬＤＤ
構造あるいはオフセットゲート構造にする。これによ
り、トランジスタのＯＦＦ抵抗が大きくなり、高い電荷
の保持が可能となる。サンプルホルダーは、図１（ｂ）
のような単チャネル伝送ゲートやＣ−ＭＯＳ型伝送ゲー
トなどを使用してアナログスイッチを構成する。

【００１７】次に、ＬＤＤ構造あるいはオフセットゲー
ト構造を有するＴＦＴの製造方法について詳細に説明す
る。

【００１８】まず、透明絶縁性非晶質材料上に、多結晶
シリコン半導体薄膜を成膜する。前記透明絶縁性非晶質
材料としては、石英基板，ガラス基板，窒化膜あるいは
ＳｉＯ₂ 膜等が用いられる。石英基板を用いる場合は、
１２００℃程度までプロセス温度が許容されるが、ガラ
ス基板を用いる場合は、６００℃以下の低温プロセスに
制限される。以下の製造方法では、絶縁性非晶質材料と
して、石英基板を用いた場合を実施例として説明する。

【００１９】トランジスタの半導体層を形成する多結晶
シリコンの堆積方法として幾つか知られている。６００
℃前後の温度で、モノシランやジボランを減圧中で化学
的に気相成長させ多結晶シリコンを基板上に直接堆積す
る減圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ）や図６（ａ）に示すように、石英基板
６−１上に前駆膜として非晶質シリコン６−２をプラズ
マＣＶＤ法や減圧ＣＶＤ法あるいは、スパッタリング法
により堆積し、結晶成長させる。シリコン結晶を成長さ
せる方法としては、Ａｒレーザやエキシマレーザ等を用
いたレーザアニール法と熱アニールによる固相成長法が
知られている。本発明の実施例では、プラズマＣＶＤ法
により堆積した非晶質シリコンを、レーザエネルギーの
パルス毎のばらつきによるＴＦＴ特性の不均一を生じ易
いレーザアニール法ではなく、均一でバッチ毎で安定し
て高ＯＮ電流，高移動度なＴＦＴ特性を得られる熱アニ
ールによる固相成長法を用いて結晶成長させた場合を説
明する。前記プラズマＣＶＤ法の場合、プラズマＣＶＤ
装置を用い、ＳｉＨ₄とＨ₂の混合ガスを１３．５６ＭＨ
ｚの高周波グロー放電により分解し、非晶質シリコン膜
６−２を成膜する。前記混合ガスのＳｉＨ₄分圧は１０
〜２０％、堆積時の内圧は０．５〜１．５Ｔｏｒｒ程度
である。基板温度は１００℃以上４００℃以下に設定す
る。前記減圧ＣＶＤ法としては、前記非晶質シリコン膜
堆積温度を４５０〜６００℃に設定して堆積する。反応
ガスとして、シランやジシランを用いる。また、プラズ
マＣＶＤ法で成膜した前記非晶質シリコン膜中には１０
ａｔ％程度の結合水素を含有しているため、５５０℃以
上の熱処理を施すと、急激な水素の脱離が起こり、前記
非晶質シリコン膜はがれを引き起こす。これを防ぐため
に、図６（ｂ）に示すように、３５０〜５００℃の第１
の熱処理により、前記非晶質シリコン中の水素を放出さ
せる。

【００２０】次に、前記非晶質薄膜を結晶成長させる。
固相成長法は、石英管による炉アニールが便利である。
アニール雰囲気として、窒素ガス，水素ガス，アルゴン
ガス，ヘリウムガス等を用いる。アニール温度は、５５
０〜７００℃に設定する。６００℃以下の温度で結晶成
長させると、前記非晶質シリコン中のシリコン結晶核発
生が抑えられるため、２μｍ以上の大粒径多結晶シリコ
ン薄膜を形成できるが、１０時間以上の処理時間がかか
るため、装置のスループットが悪くなる。発明者の実験
に於いて、６４０℃前後のアニール温度ならば２〜６時
間の処理で２μｍ以上の大粒径シリコン薄膜が得られて
いる。図６（ｂ）における６−３は固相成長法による多
結晶シリコン薄膜を示している。

【００２１】次に、前記多結晶シリコン薄膜をフォトリ
ソグラフィ法により、図６（ｃ）に示されているように
島状にパターニングする。６−４はＰｃｈ型ＴＦＴの半
導体層を形成する多結晶シリコン膜、６−５はＮｃｈ型
ＴＦＴの半導体層を形成する多結晶シリコン膜を示して
いる。

【００２２】次に図６（ｄ）に示すように、ゲート絶縁
膜６−６を形成する。前記ゲート絶縁膜形成方法として
は、熱酸化法，減圧ＣＶＤ法，光励起ＣＶＤ法，プラズ
マＣＶＤ法，ＥＣＲプラズマＣＶＤ法あるいは、真空蒸
着法等がある。本発明の様に、透明絶縁性非晶質基板と
して石英基板を使用する場合、１２００℃程度までのプ
ロセス温度が可能なことから、熱酸化法によりゲート酸
化膜を形成することができる。熱酸化法として、Ｗｅｔ
酸化法とＤｒｙ酸化法がある。Ｄｒｙ酸化法は酸化温度
が１０００℃以上と高いが、良質の膜が得られる。酸化
膜形成後、ＴＦＴのチャネル部にボロンイオンを注入す
ることにより、Ｎｃｈ型ＴＦＴのスレッショルド電圧を
マイナス側にシフトすることを防ぐことができる。これ
により、ゲート電圧０Ｖ時のリーク電流が抑えられ、消
費電流の低いＴＦＴを形成できる。前記固相成長アニー
ル後の多結晶シリコン膜厚が５００〜１５００Åの時、
ボロン・イオンは加速電圧３０〜５０ｋｅＶでドーズ量
は、１×１０¹²〜４×１０¹²ｃｍ^-2が適している。前記
多結晶シリコン膜の膜厚が５００Å以下の場合には、ボ
ロン・イオンのドーズ量を４×１０¹²ｃｍ^-2以上を目安
とし、１５００Å以上の場合には、ボロン・イオンのド
ーズ量を１×１０¹²ｃｍ^-2以下にする。

【００２３】次に図６（ｅ）に示すようにゲート電極６
−７を形成する。ゲート電極材料としては、多結晶シリ
コン薄膜の他にモリブデンシリサイド，アルミニュウ
ム，クロム，タングステンシリサイド等の金属膜があ
る。ゲート電極形成方法としては、ＣＶＤ法，スパッタ
法，真空蒸着法あるいはプラズマＣＶＤ法等で前記ゲー
ト電極材料を成膜した後、フォトリソグラフィ法により
ゲート電極を形成する。また、ゲート電極にモリブデン
シリサイド等の金属膜を使用した場合、多結晶シリコン
よりも比抵抗が小さいため、ゲート線の低抵抗化が図
れ、更に、遮光層としての働きもする。

【００２４】次に従来方法では、ゲート電極６−７をマ
スクとし、不純物を導入することにより自己整合的にソ
ース，ドレイン領域を形成していたが、本発明では、前
記ゲート電極６−７下のチャネル部６−４あるいは６−
５への不純物拡散を防ぐために、ソース及びドレイン領
域とチャネル領域に低濃度イオン領域あるいはオフセッ
ト領域を形成する。前記低濃度領域を形成する方法とし
て、２種類の製造方法を実施例として説明する。

【００２５】第１の方法として、図７（ａ）に示すよう
に前記ゲート電極７−４を形成した後、図７（ｂ）に示
すようにイオン注入装置により、１×１０¹⁴ｃｍ^-2以下
の不純物イオンを打ち込み、ソース，ドレイン領域とチ
ャネルが接する部分７−５及び７−６の濃度を低くす
る。Ｐｃｈ型ＴＦＴの場合は不純物イオンとしてボロン
等を用い、Ｎｃｈ型ＴＦＴの場合はリン等を用いる。次
に，常圧ＣＶＤ，プラズマＣＶＤあるいは減圧ＣＶＤ等
により図７（ｃ）に示すように絶縁膜７−８を堆積す
る。前記絶縁膜としては、ＳｉＯ₂ 膜や窒化膜等があ
る。次に、異方性のドライエッチングにより前記絶縁膜
を全面エッチングし、図７（ｄ）に示すようにゲート電
極の両側に側壁７−９を形成する。この際、ドライエッ
チングとして反応性イオンエッチングや、熱励起による
ガスエッチング方法を用いる。また、ドライエッチング
により、異方性エッチングを行った後、弗酸を用いたウ
ェットエッチングで等方的に側壁７−９下部を処理する
とリーク電流が低減する。次に図７（ｅ）に示すよう
に、イオン注入装置により、全面に不純物イオンを注入
し、ソース領域７−１０及びドレイン領域７−１１を自
己整合的に形成する。不純物イオン導入量は、１×１０
¹⁴ｃｍ^-2から１×１０¹⁷ｃｍ^-2程度にする。不純物イオ
ンとして、Ｐｃｈ型ＴＦＴの場合はボロン等を用い、Ｎ
ｃｈ型ＴＦＴの場合はリン等を用いる。以上の工程によ
り、ソース領域７−１０及びドレイン領域７−１１とチ
ャネル７−２が接する部分に低濃度層７−５及び７−６
を形成する。また、低濃度の不純物７−７を打ち込まな
いようにすれば、オフセット・ゲート構造を形成でき
る。この際、不純物イオンを活性化させるためのアニー
ルに於いて、温度及び時間による拡散長を考慮に入れ
て、７−５及び７−６を形成する。この方法の場合、ゲ
ート電極のサイドに側壁７−９が残るが、制御性が良
く、安定してＬＤＤあるいはオフセット領域を形成でき
る利点がある。

【００２６】第２の方法として、図８（ａ）に示すよう
に、フォトリソグラフィ法によりゲート電極８−４を形
成する際に、異方性ドライエッチングにより、図８の断
面図に於いて、横方向に太めに形成する。この際、ゲー
ト電極８−４上のレジストマスク８−５を剥離せずに残
しておく。次に図８（ｂ）に示すように、イオン注入装
置により全面に不純物イオンを注入し、ソース領域８−
６及びドレイン領域８−７を自己整合的に形成する。不
純物イオン導入量は、１×１０¹⁴ｃｍ^-2から１×１０¹⁷
ｃｍ^-2程度にする。不純物イオンとして、Ｐｃｈ型ＴＦ
Ｔの場合はボロン等を用い、Ｎｃｈ型ＴＦＴの場合はリ
ン等を用いる。次に図８（ｃ）に示すように、異方性ド
ライエッチングにより更に過剰にエッチングすることに
より、ゲート電極８−４を８−９のように細らせる。次
に図８（ｄ）に示すように、ゲート電極上のレジストマ
スク８−５を剥離する。続いて図８（ｅ）に示すよう
に、基板全面にイオン注入装置により、１×１０¹⁴ｃｍ
^-2以下の不純物イオンを打ち込み、ソース領域８−６及
びドレイン領域８−７とチャネル８−２が接する部分８
−１０及び８−１１の濃度を低くする。Ｐｃｈ型ＴＦＴ
の場合は不純物イオンとしてボロン等を用い、Ｎｃｈ型
ＴＦＴの場合はリン等を用いる。第２の方法に於いて
も、低濃度の不純物イオン８−１２を打ち込まなけれ
ば、オフセット・ゲート構造を形成することができる。

【００２７】以上の製造方法で、ソースおよびドレイン
領域とチャネルが接する部分に低濃度層を形成する、あ
るいは、オフセット・ゲート構造を形成することができ
る。また、ゲート電極上に、レジストによりマスクし
て、第１図に於けるチャネル導電層１−２とドレイン層
１−４の間だけにＬＤＤ層、あるいはオフセット層を形
成することも可能である。また、低濃度あるいはオフセ
ット領域の占める範囲が同じならば、両方法でのＴＦＴ
の電気特性に差異はない。

【００２８】また、同一基板中のＰｃｈ，Ｎｃｈ型ＴＦ
Ｔ共にドレイン領域とチャネルが接する部分を低濃度に
するには、図６（ｆ）に示すように、Ｐｃｈ型ＴＦＴを
形成する領域をレジストマスク６−１０で覆った後、図
７あるいは図８に示した工程を行いＮｃｈ型ＴＦＴ領域
を形成する。この際、イオン注入する不純物はリンある
いはヒ素等を用いる。次に、レジストマスク６−１０を
剥離し、図６（ｇ）に示すように、Ｎｃｈ型ＴＦＴを形
成する領域をレジストマスク６−１１で覆った後、図７
あるいは図８に示した工程行いＰｃｈ型ＴＦＴ領域を形
成する。この際、イオン注入する不純物はボロン等を用
いる。また、本発明の実施例では、Ｐｃｈ型ＴＦＴを先
に形成した後、Ｎｃｈ型ＴＦＴを形成したが、本発明の
製造方法では、Ｐｃｈ，Ｎｃｈどちらを先に形成しても
良い。以上の工程より、アクティブ・マトリックス型液
晶表示装置の画素部のスイッチング素子を形成するＮｃ
ｈ型ＴＦＴだけでなく、同一基板上に内蔵した周辺駆動
回路を形成するＣ−ＭＯＳ型ＴＦＴにもドレイン領域と
チャネルが接する部分に低濃度層を形成できる。

【００２９】次に、レジストマスク６−１１を剥離した
後、図６（ｈ）に示すように、層間絶縁膜６−１６を堆
積する。前記層間絶縁膜材料としては、シリコンの酸化
膜あるいは窒化膜等を用いる。成膜方法としては、常圧
ＣＶＤ法，減圧ＣＶＤ法あるいはプラズマＣＶＤ法等が
ある。酸化膜の場合、反応ガスとしてシランガスと酸素
を反応させたり、ＴＥＯＳガスを使用する。また、前記
のガスにホスフィンを添加することにより、リンがＳｉ
Ｏ₂に取り込まれて、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌ
ｉｃａｔｅＧｌａｓｓ）膜を成膜できる。一方、窒化
膜の場合、反応ガスとしてアンモニアとシランと窒素の
混合ガス、あるいはシランと窒素との混合ガスを用い
る。

【００３０】次に、前記層間絶縁膜の緻密化と前記ソー
ス領域及びドレイン領域の活性化と結晶性の回復を目的
として活性化アニールを行う。アニール方法としては、
石英管による炉アニールが一般的である。しかし、ソー
ス・ドレイン領域を十分に活性化し、緻密な層間絶縁膜
を形成するには、窒素雰囲気中で８００℃以上の熱アニ
ールを施さなければならず、熱によるソ−ス・ドレイン
領域の不純物イオンの拡散が問題である。非酸化性雰囲
気中におけるシリコン膜中の拡散係数は、１０００℃程
度の温度では、リンがおよそ１０^-13ｃｍ²／ｓｅｃ，ボ
ロンが１０^-14ｃｍ²／ｓｅｃである。ゲート電極下にド
レイン領域が拡散してくると、ドレイン近傍は高電界領
域となる。この領域に侵入したキャリヤは、大きな加速
エネルギーを得、チャネルとドレインの接合部に多数存
在する局在準位を介してトンネリングすると考えられ、
これがリーク電流として増大する。このようなゲート電
極下への不純物拡散を防ぎ、ＴＦＴの特性劣化を抑制す
るために、図７あるいは図８による製造工程により、ド
レイン領域とチャネルが接する部分に低濃度層を形成
し、電界緩和を図る必要がある。熱アニ−ルの雰囲気
は、窒素だけでなく水素ガス，アルゴンガス，ヘリウム
ガス，あるいは真空中でも良い。また、熱アニ−ルの変
わりに、Ａｒレ−ザやエキシマレ−ザによるレーザアニ
−ルを用いて局所的に活性化したり、ＲＴＡ（Ｒａｐｉ
ｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）アニ−ルに
より瞬時に活性化することにより、イオン不純物の横方
向の拡散を防ぐことができる。

【００３１】次に、水素化処理を行っても良い。水素化
処理の方法としては、水素プラズマ法，水素イオン注入
法，あるいはプラズマ窒化膜からの水素の拡散法等の方
法がある。水素イオンを導入すると、多結晶シリコンの
結晶粒界に多く存在するダングリングボンドやＳｉ／Ｓ
ｉＯ₂界面に存在する欠陥，あるいはソ−ス・ドレイン
領域とチャネル領域との接合部に存在する欠陥を不活性
化し、トラップ密度を減少させることができる。しか
し、シリコン膜中に取り込まれた水素イオンは、４５０
℃以上の熱処理を施すと解離するため、注意が必要であ
る。本発明では、活性化アニールで８００℃以上の熱を
施すため、活性化アニ−ル後に水素プラズマにより水素
化処理を行った。水素プラズマは、水素ガスに高周波電
力（１３．５６ＭＨｚ）を印可し、グロー放電を起こす
ことにより原子状水素を生成し、多結晶シリコン結晶粒
界へ拡散させる方法である。基板温度を１５０℃以上３
５０℃以下に設定し、内圧０．５〜１．５Ｔｏｒｒ程度
で処理する。

【００３２】次に図６（ｉ）に示すように、前記層間絶
縁膜及びゲ−ト酸化膜にフォトリソグラフィ法により、
コンタクトホ−ルを形成し、コンタクト電極及び画素電
極層を形成する。コンタクト電極材料として、アルミニ
ウムやクロム等の金属材料がある。前記金属をスパッタ
法等で成膜した後、フォトリソグラフィ法により、ソ−
ス電極及びドレイン電極を形成し、配線する。また、ゲ
−ト線やソ−ス線の短絡を防ぐためにアルミニュウムと
クロム等で多層配線を形成する冗長配線を行っても良
い。また、アクティブ・マトリックス型液晶表示装置は
バックライトの光を通して画面を映し出すために、画素
電極を構成する透明導電膜が必ず必要となる。画素電極
膜としては、透過率の高いＩＴＯ（ＩＮＤＩＵＭ−ＴＩ
Ｎ−ＯＸＩＤＥ）膜を一般に使用する。他に、半導体層
を形成する多結晶シリコンで画素電極を形成する方法も
ある。これは、画素電極と半導体層のコンタクトを取る
必要がなく大幅なプロセス工程の簡略化が図れる。ま
た、コンタクト電極を画素電極より下層に埋め込み開口
率を向上する試みがなされている。コンタクト電極と画
素電極の間には、プラズマＴＥＯＳや常圧オゾンＴＥＯ
Ｓあるいは、常圧ＣＶＤ，減圧ＣＶＤ，プラズマＣＶ
Ｄ，ＬＴＯ装置などを用いて５００℃以下の低温で二番
目の層間絶縁膜を成膜するのである。

【００３３】続いて、ＴＦＴ素子を水分等から保護する
ためにポリイミド層を形成して、アクティブ・マトリッ
クス型液晶表示装置の駆動基板を完成させる。

【００３４】以上の工程により作成したＴＦＴ素子の電
気特性を図９に示す。このグラフは、Ｎｃｈ型のＴＦＴ
を示しており、ドレイン電圧４Ｖ，チャネル長６μｍ，
チャネル幅２０μｍである。従来の製造工程ではチャネ
ル領域への不純物拡散により、ドレイン近傍での電界が
著しく高くなり、アクティブ・マトリックス型液晶表示
装置を作成した場合、消費電流が大きくなる（９−
１）。特にゲート電圧が高くなるドレイン近傍で高電界
を生じる。これは、固相成長法により作成したＴＦＴで
も同様である（９−２）。そこで、図７あるいは図８の
工程により、ドレイン領域とチャネルが接する部分をオ
フセットにした結果、９−３に示すようにＯＦＦ領域で
のリーク電流が抑制され、逆方向バイアスを印加した際
のリーク電流の跳ね上がりが改善される。ただ、ドレイ
ン領域とチャネルが接する部分に低濃度層あるいは、オ
フセット層を形成すると、抵抗が大きくなり、キャリヤ
の伝導が妨げられるためＯＮ電流は劣化する傾向にな
る。そこで、実施例で示したように多結晶シリコン半導
体層を固相成長法等により大粒径化することで、ＯＮ電
流ならびに移動度を従来品の５倍以上向上することによ
り、ＴＦＴをＬＤＤ構造あるいはオフセットゲート構造
にしても、従来品（９−１）より高い特性を得る（９−
３）。これにより、画素部のＴＦＴだけでなく、周辺駆
動回路のＴＦＴにも十分使用できる。更に水素プラズマ
による水素化処理を行った結果、図９の９−４に示すよ
うに水素化処理前と比較して、ＯＦＦ電流が１桁以上低
減し、ＯＮ電流も２倍以上向上することができる。ま
た、電界効果移動度は、従来品が５ｃｍ²／Ｖｓ程度な
のに対し、１００ｃｍ²／Ｖｓ以上得られる。

【００３５】

【発明の効果】以上述べた、本発明による多結晶シリコ
ン半導体層のドレイン領域とチャネル領域が接する部分
に低濃度層やあるいはオフセット領域を形成すれば、Ｏ
ＦＦ領域のリーク電流が抑制される。これにより、ＬＤ
Ｄ構造あるいはオフセットゲート構造を有するＴＦＴを
画素のスイッチング素子としてだけでなく周辺駆動回路
のＣ−ＭＯＳ型ＴＦＴに用いても極めて消費電流の低い
アクティブ・マトリックス型液晶表示装置を作成するこ
とができる。更に、ソース・ドレイン間耐圧が、従来構
造のＴＦＴでは２０Ｖ程度だったものが、ＬＤＤあるい
はオフセットゲート構造にすることで３０Ｖ以上の耐圧
が得られ、デバイスの長期信頼性が飛躍的に向上する。

【００３６】また、画素部のスイッチング素子であるＴ
ＦＴは、ＯＦＦ領域でのリーク電流が抑えられ、逆方向
電圧に於いてのリーク電流の増大を抑制することで、画
素部のコンデンサに蓄積された電荷の保持が十分に行わ
れるため、コントラスト不良などの表示品質不良を抑制
することが可能である。

【００３７】また、ＯＦＦ領域でのリーク電流が抑えら
れることにより、従来のようにＴＦＴをマルチゲート構
造にする必要がなく、シングルゲート構造が可能となる
ため、ＴＦＴ素子サイズの小型化が図れ、画素部の開口
率の向上が実現できる。更に、ＴＦＴサイズの小型化に
より、ＴＦＴのゲート・ドレイン間に生じる寄生容量を
減少できるため、映像信号を画素に書き込む際に生じる
電圧降下が小さくなる。これにより、ＣＯＭＯＮ電圧の
ばらつきを抑え、フリッカを抑制しやすくなる。これ
は、映像信号をソース線に取り込むサンプルホルダーに
もあてはまる。あるいは、ＴＦＴ素子を１画素に２個形
成することで、冗長構造にすることも可能である。ま
た、水素プラズマ等で水素化処理を行えば、トラップ密
度が減少するため、更にＯＦＦ電流が大幅に低減し、Ｏ
Ｎ電流も向上することから高いＯＮ／ＯＦＦ比を示すＴ
ＦＴ素子を作成できる。更に、固相成長法等により多結
晶シリコンを大粒径すれば、十分なＯＮ電流，高移動度
を得ることができる。

【００３８】本発明におけるＭＯＳ型ＴＦＴでは、従来
品と比較して５倍以上のＯＮ電流が得られることから、
このトランジスタ特性であれば、常温で１０ＭＨｚ以上
のクロック周波数でも第３図に示す駆動回路を動作させ
ることが可能である。これにより、今後さらに画素数増
加に伴い、高速駆動を必要とされる周辺駆動回路を構成
するシフトレジスタのＴＦＴとしても十分対応できる。
また、従来のように、周辺駆動回路部をレジストマスク
で覆って画素部のみをＬＤＤ構造あるいはオフセットゲ
ート構造にする必要がないため、マスクおよび工程の簡
略化が図れ、低コストが実現できる。更に、Ｐｃｈ型Ｔ
ＦＴとＮｃｈ型ＴＦＴのしきい値制御のマージンが増
え、特性の不釣り合いによるアクティブ・マトリックス
型液晶表示装置の誤動作を回避できる。

【００３９】また、電界効果移動度も１００ｃｍ²／Ｖ
ｓ以上得られることから、電源電圧を低く設定しても十
分アクティブ・マトリックス型液晶表示装置を駆動する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すＴＦＴ素子の断面図およ
びアクティブ・マトリックス型液晶表示装置の駆動回路
図。

【図２】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置の画素の等価回路図。

【図３】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置の駆動回路であるシフトレジスタの等
価回路図。

【図４】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置の駆動回路であるシフトレジスタを構
成するＣ−ＭＯＳ型伝送ゲートクロックドインバータの
回路図。

【図５】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置に於いて、上記クロックドインバータ
を動作させるためのクロック信号と、シフトレジスタ遅
延信号図。

【図６】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置のＴＦＴ素子の工程断面図。

【図７】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置のＴＦＴ素子の工程断面図である。た
だし、ゲート電極形成工程からソース，ドレイン領域の
形成工程を示す第１の工程断面図。

【図８】本発明の実施例を示すアクティブ・マトリック
ス型液晶表示装置のＴＦＴ素子の工程断面図である。た
だし、ゲート電極形成工程からソース，ドレイン領域の
形成工程を示す第２の工程断面図。

【図９】本発明の効果を示すＴＦＴのゲート電圧−ドレ
イン電流特性図。

【図１０】従来のアクティブ・マトリックス型液晶表示
装置のＴＦＴ素子の製造方法を示す工程断面図。ただ
し、ソース，ドレイン領域の形成工程から活性化アニー
ル工程までを示している工程断面図。

【符号の説明】

１−１透明絶縁性基板１−２チャネル領域１−３ソース領域１−４ドレイン領域１−５低濃度領域あるいはオフセット領域１−６ゲート酸化膜１−７ゲート電極１−８層間絶縁膜１−９ソース電極１−１０ドレイン電極１−１１ＭＯＳ型ＴＦＴ２−１ＭＯＳ型ＴＦＴ２−２付加容量２−３液晶セル３−１Ｃ−ＭＯＳ型伝送ゲート３−２インバータ３−３インバータ３−４Ｃ−ＭＯＳ型伝送ゲート３−５容量３−６容量３−７クロックドインバータ３−８インバータ３−９クロックドインバータ３−１０帰還用Ｃ−ＭＯＳ型伝送ゲート３−１１帰還用Ｃ−ＭＯＳ型伝送ゲート３−１２帰還用クロックドインバータ３−１３帰還用クロックドインバータ４−１Ｐｃｈ型ＴＦＴ４−２Ｎｃｈ型ＴＦＴ４−３Ｐｃｈ型ＴＦＴ４−４Ｐｃｈ型ＴＦＴ４−５Ｎｃｈ型ＴＦＴ４−６Ｎｃｈ型ＴＦＴ４０１クロック信号４０２反クロック信号３０１スタート信号３０２遅延信号３０３遅延信号３０４遅延信号３０５遅延信号６−１透明絶縁性基板６−２非晶質シリコン膜６−３多結晶シリコン膜６−４Ｎｃｈチャネル領域６−５Ｐｃｈチャネル領域６−６ゲート酸化膜６−７ゲート電極６−８ｎ⁺領域６−９ｎ^-領域あるいはオフセット領域６−１０レジスト６−１１ドナー不純物（リン等）イオン６−１２ｐ⁺領域６−１３ｐ^-領域あるいはオフセット領域６−１４レジスト６−１５アクセプター不純物（ボロン等）イオン６−１６層間絶縁膜６−１７ソース電極６−１８ドレイン電極７−１透明絶縁性基板７−２半導体層７−３ゲート酸化膜７−４ゲート電極７−５低濃度ソース領域（低濃度不純物イオンを打
ち込まない場合は、オフセット領域）７−６低濃度ドレイン領域（低濃度不純物イオンを
打ち込まない場合は、オフセット領域）７−７不純物イオン（低濃度）７−８絶縁膜７−９側壁７−１０ソース領域（高濃度）７−１１ドレイン領域（高濃度）７−１２不純物イオン（高濃度）８−１透明絶縁性基板８−２半導体層８−３ゲート酸化膜８−４ゲート電極８−５レジスト８−６ソース領域（高濃度）８−７ドレイン領域（高濃度）８−８不純物イオン（高濃度）８−９オーバーエッチング後のゲート電極８−１０低濃度ソース領域（低濃度不純物イオンを打
ち込まない場合は、オフセット領域）８−１１低濃度ドレイン領域（低濃度不純物イオンを
打ち込まない場合は、オフセット領域）８−１２不純物イオン（低濃度）９−１従来品９−２本発明品（固相成長法のみ）９−３本発明品（固相成長法＋オフセットゲート）９−４本発明品（固相成長法＋オフセットゲート＋
水素化処理）１０−１透明絶縁性基板１０−２チャネル領域１０−３ゲート酸化膜１０−４ゲート電極１０−５ｐ⁺ソース領域１０−６ｐ⁺ドレイン領域１０−７ボロン・イオン１０−８ｎ⁺ソース領域１０−９ｎ⁺ドレイン領域１０−１０レジスト１０−１１リン・イオン１０−１２層間絶縁膜

Claims

【特許請求の範囲】

【請求項１】透明基板上に、薄膜トランジスタ（以下、
ＴＦＴと称す）素子を有する画素をＸとＹのマトリック
スに構成し、このＴＦＴ素子を駆動させる周辺駆動回路
を画素と同一基板上に有するアクティブ・マトリックス
型液晶表示装置に於いて、画素のＴＦＴおよび周辺駆動
回路を構成するＴＦＴのチャネル領域とドレイン領域の
間にイオン低濃度層を有する構造（以下、ＬＤＤ構造と
称す）とすることを特徴とするアクティブ・マトリック
ス型液晶表示装置。
【請求項２】ＬＤＤ構造を有するＴＦＴのイオン低濃度
層にイオンをドーピングせずにオフセットゲート構造と
することを特徴とする請求項１記載のアクティブ・マト
リックス型液晶表示装置。