JPH0588989A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】高い信頼性を維持しながらメモリの容量を有効
に活用でき、しかもメモリアクセス時間の増加によるパ
フォーマンス低下を最小限する。 【構成】内部が複数のブロックに分かれていて、これら
の複数のブロックの中の２つのブロックを二重化メモリ
として機能させることが可能のように構成したメモリ部
と、各ブロックを二重化構成とするかしないかの情報が
格納されたブロック・ステータスレジスタと、このレジ
スタに格納されたステータス情報が二重化構成を指示す
る場合、ＣＰＵ部からのアドレスを変換してメモリ部に
与えるアドレス変換手段と、レジスタに格納された情報
が二重化構成を指示する場合、対応するブロックを二重
化メモリとして機能するように制御する二重化メモリ制
御部とを設て構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵの主記憶部に利
用されるメモリ装置に関し、さらに詳しくは、メモリ容
量を有効に活用することが可能であって、高い信頼性を
維持することができるようにしたメモリ装置に関する。

【０００２】

【従来の技術】最近、大規模容量の半導体メモリが実用
化されるようになってきている。この様な半導体メモリ
装置を用いる場合、その信頼性を向上させるために、Ｅ
ＣＣ（Error Correcting Code)化構成としたり、メモリ
部分を二重化構成とすることが一般的に行われる。図７
は、信頼性を高めるための従来の二重化メモリ装置の一
例を示す構成ブロック図である。図において、１０はマ
スターとなっているＣＰＵ装置であり、２１，２２はこ
のＣＰＵ１０によってアクセスされる二重化構成の同一
容量のメモリ部で、ＲＡＭによって構成され、マスター
（ＣＰＵ）側からアドレスが共通に与えられている。３
０はバスの切替え回路で、ＣＰＵ１０側につながるバス
をどちら側のメモリ部のバスと接続するかの切替えを行
っている。４０はアクセス制御回路で、ＣＰＵ１０から
の制御信号に基づいて、バスの切替えやメモリ部２１，
２２への書き込み／読出しの制御を行う。ＣＰＵ１に
は、メモリ部への書き込み時にはパリティー・ビットを
生成し、メモリ部からの読出し時にはパリティーを検査
する機能（パリティチェッカー・ジェネレータとしての
機能）を有している。 図８は、バス切替え回路３０の
構成ブロック図で、ここでは１ビット分のみ表してい
る。３１，３２はデータバスに挿入されている書き込み
データ用のバッファゲートで、アクセス制御回路４０か
らの信号により駆動されるようになっている。３３は一
方のメモリ部２２からの読出しデータのパリティチェッ
クを行うパリティチェッカー、３４は２つのメモリ部２
１，２２につながるデータバスのいずれかを、パリティ
チェッカー３３でのチェック結果に基づいて選択するマ
ルチプレクサ、３５は読出しデータ用のバッファゲート
で、マルチプレクサ３５で選択したデータをＣＰＵ１０
側に出力する。

【０００３】

【発明が解決しようとする課題】ＥＣＣ化構成のメモリ
装置とする場合、メモリ部にアクセスするごとに、エン
コードや、デコードなどの処理が介入するために、用意
したハードウェアに対して十分なパフォーマンスが得ら
れないという課題がある。また、前述したような構成の
二重化メモリ装置によれば、２つのメモリ部２１，２２
を用意し、それらに同じデータとパリティ・ビットとを
格納するものである為に、必要とするメモリ容量の２倍
の容量が必要で、コストが増加する問題点がある。本発
明は、これらの点に鑑みてなされたもので、パフォーマ
ンスが良好で、かつメモリ部の容量を有効に活用するこ
とでコストアップを抑えた信頼性の高いメモリ装置を提
供することを目的とする。

【０００４】

【課題を解決するための手段】この様な目的を達成する
本発明は、ＣＰＵ部と、内部が複数のブロックに分かれ
ていて、これらの複数のブロックの中の２つのブロック
を二重化メモリとして機能させることが可能のように構
成したメモリ部と、前記メモリ部において複数のブロッ
クに対応し当該ブロックを二重化構成とするかしないか
の情報が格納されたブロック・ステータスレジスタと、
このブロック・ステータスレジスタに格納されたステー
タス情報が二重化構成を指示する場合、ＣＰＵ部からの
アドレスを変換してメモリ部に与えるアドレス変換手段
と、ブロック・ステータスレジスタに格納された情報が
二重化構成を指示する場合、前記二重化構成となってい
るメモリ部のブロック部分からのデータを読出してパリ
ティチェックを行うと共に、その結果に基づいて二重化
部分のいずれかのブロックから読出した正しいデータを
ＣＰＵ部側に送る二重化メモリ制御手段と、を設けたこ
とを特徴とするメモリ装置である。

【０００５】

【作用】二重化メモリとして機能させることが可能のよ
うに構成したメモリ部において、内部の複数のブロック
にはデータやプログラムが格納されるが、それらのデー
タやプログラムの中には、重要な内容で、一度格納すれ
ばその後書換えられる機会が極めて少ないものや、エラ
ーがあっても信号処理にはあまり影響のないものなど各
種のものがある。ブロックステータスレジスタには、こ
れらのデータやプログラムの重要度に応じて、二重化メ
モリに格納したほうが良いものについては、そのブロッ
クを二重化構成とすることを指示する情報（ステータス
情報）が設定される。二重化メモリ制御手段は、ブロッ
クステータスレジスタに設定されたステータス情報に基
づいて、ブロックごとに二重化メモリとしての動作を行
ったり、二重化メモリとしなかったりする。これによ
り、信頼性を維持しながらメモリ容量を有効に使用する
ことができる。

【０００６】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。この図において、図７，図８の各部分と同
じものには同一の符号を付して示す。１０はマスターと
してのＣＰＵ部、２１，２２はこのＣＰＵ部１０からア
クセスされる第１，第２のメモリ部で、いずれも内部が
複数のブロックに分かれていて、これらの複数のブロッ
クの中の２つのブロックを二重化メモリとして機能させ
ることが可能のような構成となっている。３０はデータ
バスの切替器である。このバス切替器３内において、３
１，３２は書き込みデータ用のバッファゲート、３３は
第１のメモリ部２１からの読出しデータのパリティチェ
ックを行うパリティチェッカー、３４は２つのメモリ部
２１，２２につながるデータバスのいずれかを、パリテ
ィチェッカー３３でのチェック結果に基づいて選択する
マルチプレクサ、３５は読出しデータ用のバッファゲー
トで、マルチプレクサ３５で選択したデータをＣＰＵ１
０側に出力する。

【０００７】４はＣＰＵ部１０からアドレスと制御信号
とを入力し、データバスの切替え等を制御するマスター
アクセス・制御手段、５はメモリ部２１，２２において
複数のブロックに対応し、２つの対応するブロックを二
重化構成とするかしないかの情報（例えば二重化構成と
する場合は「１」，二重化構成としない場合は「０」の
ステータス情報）が格納されたブロック・ステータスレ
ジスタ、６はブロック・ステータスレジスタ５に格納さ
れたステータス情報が二重化構成を指示する場合、ＣＰ
Ｕ部１０からのアドレスを変換して第２のメモリ部２２
に与えるアドレス変換手段、７はブロック・ステータス
レジスタ５に格納されたステータス情報に基づいて、２
つのメモリ部２１，２２のいずれか、あるいは双方を選
択するメモリチップ選択手段である。８は二重化メモリ
制御手段で、ブロック・ステータスレジスタ５に格納さ
れた情報が、二重化を指示する場合、マスターアクセス
・制御手段４からの制御信号を受けて、データバス切替
器３０に対して二重化構成としての動作を行うように制
御信号を出力するようになっている。すなわち、バス切
替器３０は、二重化メモリ制御手段８からの指示を受け
て、二重化構成となっているメモリ部２１，２２の対応
する２つのブロック部分からデータを読み出すと共に、
メモリ部２１側から読出したデータについてパリティチ
ェックを行い、その結果に基づいて二重化したブロック
部分のいずれかのブロックから読出した正しい方のデー
タをＣＰＵ部１０側に送るようにバスの切替え、具体的
にはバッファゲート３１，３２，３４の切替えを行う。

【０００８】図２は、２つのメモリ部２１，２２に構成
した複数のブロックの状態を示す概念図である。この例
では、二重化構成としない場合であって、第１のメモリ
部２１側は、アドレス「＄００１」〜「＄１００」をブ
ロック１１，アドレス「＄１０１」〜「＄２００」をブ
ロック１２，アドレス「＄２０１」〜「＄３００」をブ
ロック１３，アドレス「＄３０１」〜「＄４００」をブ
ロック１４として分割してある。また、第２のメモリ部
２２側では、メモリ部２１に対して二重化構成とするこ
とが可能のように、アドレス「＄４０１」〜「＄５０
０」をブロック２１，アドレス「＄５０１」〜「＄６０
０」をブロック２２，アドレス「＄６０１」〜「＄７０
０」をブロック２３，アドレス「＄７０１」〜「＄８０
０」をブロック２４に分割してある。ここで、２つのメ
モリ部２１，２２において、二重化構成とする場合、ブ
ロック１１とブロック２１、ブロック１２とブロック２
２というように対応する２つのブロックが一対となって
二重化メモリを実現する。図３は、この様に第１，第２
のメモリ部２１，２２において、どのブロックも二重化
構成としない場合、ブロック・ステータスレジスタ５に
格納するステータス情報を示す図である。この例では、
各プロック１１（２１）〜ブロック１４（２４）には、
いずれも二重化構成としないことを指示する「０」が設
定してある。

【０００９】図４は、２つのメモリ部２１，２２に構成
した複数のブロックのうちで、第１のメモリ部２１のブ
ロック１２と、第２のメモリ部２２のブロック２２を二
重化構成として用いる場合の構成概念図である。この場
合、メモリ部２のブロック２２部分は、メモリ部２１の
ブロック１２のミラーとして機能するように、ブロック
１２と共通のアドレス「＄１０１」〜「＄２００」が割
り付けられる。この様なアドレスの割り付けは、アドレ
ス変換手段６がブロックステータスレジスタ５からのス
テータス情報に基づいて行う。図５は、メモリ部２１の
プロック１２とメモリ部２２のブロック２２を二重化構
成とする場合、ブロック・ステータスレジスタ５に格納
するステータス情報を示す図である。この例では、プロ
ック１２（２２）に、二重化構成を指示する「１」が設
定してあり、他の各ブロックには、二重化構成としない
ことを指示する「０」が設定してある。

【００１０】このように構成した装置の動作を次に説明
する。はじめに、メモリ部２１，２２において、各ブロ
ックにどの様な種類のデータやプログラムを格納するか
の割り付けをソフトウェアによって行う。この場合、信
頼性を高く維持する必要のある例えば動作プログラムや
重要なデータなどの記憶領域は、メモリ部２１，２２に
おいて対応する２つのブロックに割り付けると共に、ブ
ロック・ステータスレジスタ５において、対応するブロ
ックを二重化構成とする指示を行うステータス情報
（「１」）を設定しておく。また、例えばアナログ信号
をディジタル信号に変換したデータなど、読出したデー
タに１ビットのエラーが存在したとしても、処理を継続
できるようデータの記憶領域は、二重化構成としないブ
ロックに割り付けると共に、ブロック・ステータスレジ
スタ５において、対応するブロックを二重化構成としな
い指示を行うステータス情報（「０」）を設定してお
く。

【００１１】これにより、例えば、図３に示すように、
ブロック・ステータスレジスタ５において、各ブロック
のすべてに「０」を設定すれば、いずれのブロックも二
重化構成としない指示が行われ、メモリ部２１，２２
は、アドレス「＄００１」〜「＄８００」を有する一つ
のメモリ部として機能する。これに対して、図５に示す
ように、ブロック・ステータスレジスタ５において、
「０１００」を設定した場合は、ブロック１２（２２）
が二重化構成の指定を受ける。この場合、メモリ部２２
において、アドレス「＄５０１」〜「＄６００」にあっ
たブロック（領域）が、ブロック１２のミラーとして使
用される。したがって、メモリ部２１，２２は、アドレ
ス「＄００１」〜「＄７００」を有し、この中でアドレ
ス「＄１０１」〜「＄２００」のブロックが二重化構成
のメモリ部として機能する。

【００１２】ＣＰＵ部１０がメモリ部に対して、例えば
リードアクセス（リードアドレスを出力）を行うと、ブ
ロック・ステータスレジスタ５は、与えられたアドレス
に応じて、その領域が二重化構成の指定があるか、否か
を示すステータス情報を二重化メモリ制御部８，アドレ
ス変換手段６，メモリチップ選択手段７にそれぞれ与え
る。二重化構成の指定がない場合、二重化メモリ制御部
８は、該当のアドレスから読み出されたデータをマルチ
プレクサ３４で選択させ、ＣＰＵ部１０に出力する。ラ
イトアクセスであれば、アドレスに応じて対応するバッ
ファゲート３１または３２を開き、ライトデータをメモ
リ部に書き込む。これらの動作の中で、アドレスが二重
化構成を指定している領域である場合、ブロック・ステ
ータスレジスタ５から、二重化構成を指定するステータ
ス情報が出力され、二重化メモリ制御部８，アドレス変
換手段６，メモリチップ選択手段７は、該当するブロッ
ク１２（２２）が二重化構成のメモリとして機能するよ
うに、アドレスの変換や、バスの切り替えを行う。

【００１３】すなわち、二重化構成部分へのリードアク
セスであれば、２つのメモリ部２１，２２の対応するブ
ロックに同じアドレスが与えられ、該当するアドレスか
らデータがそれぞれ読み出される。ここでメモリ部２１
側から読み出されたデータは、パリティチェッカー３３
でチェックされ、正しければマルチプレクサ３４でメモ
リ部２１からのデータを選択し、ＣＰＵ部１０に転送す
る。また、エラーが検出されれば、メモリ部２２側から
のデータを選択し、それをＣＰＵ部１０に転送する。二
重化構成部分へのライトアクセスであれば、２つのバッ
ファゲート３１，３２が開けられ、メモリ部２１，２２
の対応関係にある２つのブロックの同じアドレスに、ラ
イトデータが書き込まれる。この様な二重化構成とする
ことにより、ブロック１２（２２）に格納されたプログ
ラムあるいはデータに関して、信頼性を上げることがで
きる。

【００１４】図６は、本発明の他の実施例を示す構成ブ
ロック図である。この実施例では、第２のメモリ部２２
側から読み出されるデータについて、パリティ・チェッ
クを行うパリティチェッカー３６を設けたものである。
２つのメモリ部の二重化構成とした各ブロックから読み
出されるデータは、それぞれ対応するパリティチェッカ
ー３３，３６でチェックが行われる。各パリティチェッ
カー３３，３６のチェック結果は、二重化メモリ制御手
段８に加えられ、マルチプレクサ３４は、二重化メモリ
制御手段８からの制御信号に基づいて、正しい方のデー
タを選択して、ＣＰＵ部１０側に送ると共に、エラーが
検出された側のメモリ部につながるバッファゲート３１
または３２を開き、エラー領域を正しいデータに修復す
るための書き込み動作を行うようにしている。この様な
実施例によれば、二重化構成したブロックのエラー領域
が、リードアクセスによって修復されるという効果があ
る。

【発明の効果】以上詳細詳細に説明したように、本発明
によれば、メモリ部に格納するプログラムやデータの重
要度に応じて、ソフトウェアによりブロック単位で二重
化構成とすることができるもので、高い信頼性を維持し
ながらメモリの容量を有効に活用することが可能とな
り、しかも、メモリアクセス時間の増加によるパフォー
マンス低下を最小限にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】２つのメモリ部に構成した複数のブロックの状
態を示す概念図である。

【図３】第１，第２のメモリ部において、どのブロック
も二重化構成としない場合にブロック・ステータスレジ
スタに格納するステータス情報を示す図である。

【図４】２つのメモリ部に構成した複数のブロックのう
ちで、ブロック１２とブロック２２を二重化構成として
用いる場合の構成概念図である。

【図５】ブロック１２とブロック２２を二重化構成とす
る場合にブロック・ステータスレジスタに格納するステ
ータス情報を示す図である。

【図６】本発明の他の実施例を示す構成ブロック図であ
る。

【図７】従来の二重化メモリ装置の一例を示す構成ブロ
ック図である。

【図８】従来装置におけるバス切替え回路部分の詳細を
示す構成ブロック図である。

【符号の説明】

１０ ＣＰＵ部 ２１，２２ 第１，第２のメモリ部 ３０ バス切替え回路 ４ マスターアクセス制御回路 ５ ブロッサ・ステータスレジスタ ６ アドレス変換手段 ７ メモリチップ選択手段 ８ 二重化メモリ制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ部と、 内部が複数のブロックに分かれていて、これらの複数の
   ブロックの中の２つのブロックを二重化メモリとして機
   能させることが可能のように構成したメモリ部と、 前記メモリ部において複数のブロックに対応し当該ブロ
   ックを二重化構成とするかしないかの情報が格納された
   ブロック・ステータスレジスタと、 このブロック・ステータスレジスタに格納されたステー
   タス情報が二重化構成を指示する場合、ＣＰＵ部からの
   アドレスを変換してメモリ部に与えるアドレス変換手段
   と、 ブロック・ステータスレジスタに格納された情報が二重
   化構成を指示する場合、前記二重化構成となっているメ
   モリ部のブロック部分からのデータを読出してパリティ
   チェックを行うと共に、その結果に基づいて二重化部分
   のいずれかのブロックから読出した正しいデータをＣＰ
   Ｕ部側に送る二重化メモリ制御手段と、を設けたことを
   特徴とするメモリ装置。