JPH0237599A

JPH0237599A - 半導体記憶装置

Info

Publication number: JPH0237599A
Application number: JP63185418A
Authority: JP
Inventors: Hirohiko Koike; 小池　裕彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-27
Filing date: 1988-07-27
Publication date: 1990-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は清報処理システムで用いられる。半導体記１意
装置に関するもので特に、記憶部の二重化（主記憶部、
予備記憶部）に関するものである。

〔従来の技術〕

従来、この種の半導体記憶装置において、記憶部が、二
重化（主記憶部、予備記憶部）されて込ると電源立上げ
直後のマイクロ診断の結果によりＦＷで、主記憶部の一
部と、予備記憶部を切り替えて使用した。

〔発明が解決しようとする課題〕

しかしながら、上述した従来の、半導体記憶装置は、電
源立上げ直後の、記は部のマイクロ診断の結果忙より、
主記憶部の一ブロックの中に故障が、確認され、予備記
憶部に故障がなかった時にのみ、主記憶部の一ブロック
と予備記憶部を切り替えて、動作を保障している。主記
憶部の故障アドレスと予備記憶部の故障アドレスが、一
致しなくても、動作不能になってしまうという欠点があ
る。

そこで１本発明の技術的課題は、上記欠点に鑑み、上記
記１意部と予備記憶との故障アドレスが一致しない限シ
、その動作を保障する半導体記憶装置を提供することで
ある。

〔課題を解決するための手段〕

本発明によれば、半導体記憶部と、該記憶部を制御する
プロセッサーとを有する半導体記憶装置において。

前記記憶部の一部である主記憶部を構成する。

主記憶手段と。

該主記憶手段の一部を代替可能な予備記憶手段と。

前記主記憶手段と前記予備記憶手段とを、前記記′億部
のワード、ライト時に選択する為の清報を格、納する制
御情報記憶手段と。

該制御情報記憶手段に前記制御情ｆ４１ｔｌ−書き込む
為の制御情報書込手段と。

該制御情報記憶手段の制御情報で指定されたアドレスと
ビットとを前記記憶部のリード、ライト時に、前記主記
憶手段から前記予備記憶手段に。

ＨＷ制御で切り替える切り替え手段とを有することを特徴とする。半導体記憶装置が得られる
。

〔実施例〕

以下１本発明の実施例を詳細に説明する。第１図は本発
明の一実施例における。半導体記憶装置を表わしたもの
である。

この実施例は、アドレス信号１ｊ入力データ信号２．ラ
イト信号（耐３．ライト信号（ｂ）　４　、主記憶部５
．予備記憶部６．制御情報記憶部７．デコーダ８．主記
憶部出力データ信号９〜１７．予備記憶部出力データ信
号１８．制御情報１９〜２２゜制御清報デコード信号２
３〜３１．予備記憶部人力ｒ−タ信号３２．セレクター
３３〜４１．記し機部出力データ信号４２〜５０．内部
プロセッサ５１とから構成されてＡる。この実施例は、
（１バイト、ｌパリティ）×ワード数の容量をもつ半導
体記憶装置であって、１ビツトエラーを全て訂正できる
例を示す。この場合、予備記憶部６は（１ビツト×ワー
ド数）の容量を必要とし、制御１ｎ報記・１意部７は、
（４ビツト×ワード数）の容量を必要とする。

まず、装置内部プロセッサ５１はアドレス１゜入力ｒ−
タ２．ライト信号（ｂ）４ｔを制御し、制御１゛イ報記
は部７の内容を全アドレスゼロとする＠これによ多制御
情報１９〜２２もゼロとなり、制御清報デコート９信号
２３〜３１もゼロとなる。この１ｕ１］御博報デコ一ド
信号２３〜３１はセレクタ＝３３〜４１のセレクト信号
となるので、セレクタ３３〜４１の記憶部出力データ４
２〜５０には。

主記憶部５の主記憶部出力ｒ〜タ信号９〜１７が出力さ
れる。

この状態でプロセッサーが記憶部（主記憶部５と予備記
１意部６）にアクセスした場合、リード。

ライトされるメモリは、主記憶部５のみとなる記憶部の
マイクロ診断（ライト、リード試験）で。

エラーがない場合、主記憶部５に、故障がないことにな
るのでこの状態で、装置として使用可能な状態となる。

次にマイクロ診断でエラーになった場合の手順を示す。

マイクロ診断で、アドレスＡｎのビットＢｎ（ｎ＝１．
２．・・・ｍ）でエラーがあるとする（１ビツトエラー
）、この場合、内部プロセンサー５１は。

アドレス１．入力データ２．ライト信号（ｂ）４に制御
し、制御情報記憶部７のアドレスＡｎにエラービットの
ビット番号Ｂｎ＝（１〜９）を４ビツトの清報にエンコ
ードして書き込む。この状態で、プロセッサーが記憶部
にアクセスすると、アドレスＡｎにおいて、制御情報記
憶部７の出力１９〜２２にＢｎのエンコード信号が出力
され、７′コーダ８の出力２３〜３１に、Ｂｎが出力さ
れる。

予備記憶部６の入力信号３２はデコーダ８の出力２３〜
３１と入力データ２のＡＮＤ　ＯＲ信号である（Ｂｎに
対応する入力データ２となる）。これによシ予備記憶部
６のアドレスＡｎにはＢｎに対応する入力データが書込
まれる。またセレクタ３３〜４１のセレクト信号２３〜
３１はデコーダ８の出力であるので、アドレスＡｎのと
きはＢｎに対応するセレクト信号のみ１工”となシ、そ
のセレクタの出力は、予備記憶部６の出力信号１８が出
力される。よって、制御情報記憶部７のＡｎＫ　Ｂｎの
情報を書き込んでおいて、記憶部全アクセスした場合。

アドレスＡｎのビットＢｎは、予備記憶部６が、主記憶
部５に替って担当することになる（以上の説明において
、制御情報記憶部の出力確定スピードは、主記憶？Ａ５
．予備記憶部６のそれよシ非常に速いと考えている）。

この状態で記憶部をマイクロ診断すると、予備記１意部
６のアドレスＡｎに対する。メモリに故障が。

ない限シ、主記憶部５のアドレスＡｎ、ビットＢｎにエ
ラーがあっても、マイクロ診断は・母スする。

この状態で装置として使用を可能にする。

〔発明の効果〕

以上説明したように本発明は半導体記憶装置において予
備記臆手段と、制御情報記憶手段と主記憶、予備記憶Ｈ
Ｗ切り替え手段を追加したことによシ、アらかじめ指定
された。アドレスとビット（プロセッサにより制御情報
記憶手段に書き込まれた内容）においてＨＷで、主記憶
部を予備記憶部と切多替えられる。これによシ、主記憶
部に故障のある場合でも、この故障内容を制御情報記憶
部に、Ｆ’Ｗが書き込んでおくだけで、主記憶部の故障
ｍ７ｉＪｒが、予備記憶部で代替され、装置としては、
故障のない装置となる。この為、少々不良のあるＩＣを
主記憶部のメモリとして使用しても。

予備記憶部と故障アドレスが一致してしまわない限シ、
装置としては、故障のないことになる。装置に、不良Ｉ
Ｃｉ使用できる為価格を安くできる効果と装置としての
故障率を非常に低くできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。ｌ・・・アドレス信号、２・・・入力データ（ＤＩθ〜
７゜Ｐ）信号、３・・・ライト信号ａ　（ＷＥａ）　、
　４・・・ライト信号ｂ（ＷＥｂ）、５・・・生起１部
、６・・・予備記憶部、７・・・制御情報記憶部、８・
・・デコーダ、９〜１７・・・主記憶部出力データ（Ｄ
ｏθ〜７．Ｐ）信号。１８・・・予備記憶部出力データ信号、１９〜２２・・
・制菌情報、２３〜３１・・・制御情報デコード信号。３２・・・予備記憶部入力データ信号、３３〜４１・・
・セレクター、４２〜５０・・・記１意部出力データ（
Ｄθ・・・７．Ｐ）信号、５１・・・内部プロセッサ。

Claims

【特許請求の範囲】１）半導体記憶部と、該記憶部を制御するプロセッサー
とを有する半導体記憶装置において、前記記憶部の一部
である主記憶部を構成する、主記憶手段と、該主記憶手段の一部を代替可能な予備記憶手段と、前記主記憶手段と前記予備記憶手段とを、前記記憶部の
リード、ライト時に選択する為の情報を格納する制御情
報記憶手段と、該制御情報記憶手段に前記制御情報を書き込む為の制御
情報書込手段と、該制御情報記憶手段の制御情報で指定されたアドレスと
ビットとを前記記憶部のリード、ライト時に、前記主記
憶手段から前記予備記憶手段に切り替える切り替え手段
とを有することを特徴とする、半導体記憶装置。