JPH0581445A - マイクロコンピユータｌｓｉ - Google Patents
マイクロコンピユータｌｓｉInfo
- Publication number
- JPH0581445A JPH0581445A JP3242228A JP24222891A JPH0581445A JP H0581445 A JPH0581445 A JP H0581445A JP 3242228 A JP3242228 A JP 3242228A JP 24222891 A JP24222891 A JP 24222891A JP H0581445 A JPH0581445 A JP H0581445A
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- JP
- Japan
- Prior art keywords
- data
- read
- clock
- input
- control signal
- Prior art date
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- Pending
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- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】マイクロコンピュータＬＳＩの外部からのデー
タの入力に必要な時間の余裕度を改善する。 【構成】マイクロコンピュータＬＳＩ１００へ外部から
のデータの読み込みを要求する読み込み制御信号１２１
をデータ保持回路１１１のデータの保持指示入力に直接
入力する。 【効果】読み込み制御信号１２１の出力遅延分だけデー
タ保持回路１１１へのデータ保持指示入力を遅延する
為、この出力遅延分だけデータの読み込み時間の余裕度
が改善される。
タの入力に必要な時間の余裕度を改善する。 【構成】マイクロコンピュータＬＳＩ１００へ外部から
のデータの読み込みを要求する読み込み制御信号１２１
をデータ保持回路１１１のデータの保持指示入力に直接
入力する。 【効果】読み込み制御信号１２１の出力遅延分だけデー
タ保持回路１１１へのデータ保持指示入力を遅延する
為、この出力遅延分だけデータの読み込み時間の余裕度
が改善される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータＬ
ＳＩに関し、特に外部からのデータの入力に必要な時間
の余裕度の改善に関する。
ＳＩに関し、特に外部からのデータの入力に必要な時間
の余裕度の改善に関する。
【０００２】
【従来の技術】図２に従来のマイクロコンピュータＬＳ
Ｉの構成、図４にそのタイミング図を示している。
Ｉの構成、図４にそのタイミング図を示している。
【０００３】図２において、マイクロコンピュータＬＳ
Ｉ本体１００は、発行処理部１０１と、データ保持回路
１１１と、読み込み制御信号発生回路１２２と、データ
バス端子群１１０と、読み込み制御端子１２０と、クロ
ック入力端子１０２とを備えている。
Ｉ本体１００は、発行処理部１０１と、データ保持回路
１１１と、読み込み制御信号発生回路１２２と、データ
バス端子群１１０と、読み込み制御端子１２０と、クロ
ック入力端子１０２とを備えている。
【０００４】いま、マイクロコンピュータＬＳＩ本体１
００を動作させるため、図４に示すようなクロック（マ
イクロコンピュータの動作に基準を決定する定期的に変
化する信号）をクロック入力端子１０２より入力する。
前記クロックは、周期（Ｔcy）２００で示す周期のクロ
ックで、クロック信号１０３を通して実行処理部１０
１、データ保持回路１１１、及び読み込み制御信号発生
回路１２２に入力される。
００を動作させるため、図４に示すようなクロック（マ
イクロコンピュータの動作に基準を決定する定期的に変
化する信号）をクロック入力端子１０２より入力する。
前記クロックは、周期（Ｔcy）２００で示す周期のクロ
ックで、クロック信号１０３を通して実行処理部１０
１、データ保持回路１１１、及び読み込み制御信号発生
回路１２２に入力される。
【０００５】即ち、これらの回路はすべてクロックに同
期して動作する。
期して動作する。
【０００６】実行処理部１０１でデータの読み込みを行
う命令が実行されると、読み込み要求信号１２３を通し
て、読み込み信号発生回路１２２にデータの読み込み要
求が入力される。すると、読み込み信号発生回路１２２
は、読み込み制御信号線１２１を通して読み込み制御制
御端子１２０にデータの読み込み要求を出力する。読み
込み制御端子１２０から出力されるデータ読み込み要求
は、図４のタイミング図のロウレベルの信号として出力
される。
う命令が実行されると、読み込み要求信号１２３を通し
て、読み込み信号発生回路１２２にデータの読み込み要
求が入力される。すると、読み込み信号発生回路１２２
は、読み込み制御信号線１２１を通して読み込み制御制
御端子１２０にデータの読み込み要求を出力する。読み
込み制御端子１２０から出力されるデータ読み込み要求
は、図４のタイミング図のロウレベルの信号として出力
される。
【０００７】このデータ読み込み要求は、クロックに同
期して出力されるために、クロックの変化より幾分遅れ
て変化する。これは、クロック入力端子１０２から入力
されたクロックが、クロック信号線１０３を通って読み
込み信号発生回路１２２に入るまでのクロック伝達遅延
と、読み込み信号発生回路１２２が実行処理部１０１か
ら読み込み要求信号１２３を通してデータ読み込み要求
を受けてロウレベルの信号を生成するまでの処理時間
と、読み込み制御信号線１２１を通して読み込み制御端
子１２０から出力するまでの伝達遅延を合わせた時間だ
け遅れる為であり、これをディレイ時間（Ｔd ）とい
い、図４に２０２で示す。
期して出力されるために、クロックの変化より幾分遅れ
て変化する。これは、クロック入力端子１０２から入力
されたクロックが、クロック信号線１０３を通って読み
込み信号発生回路１２２に入るまでのクロック伝達遅延
と、読み込み信号発生回路１２２が実行処理部１０１か
ら読み込み要求信号１２３を通してデータ読み込み要求
を受けてロウレベルの信号を生成するまでの処理時間
と、読み込み制御信号線１２１を通して読み込み制御端
子１２０から出力するまでの伝達遅延を合わせた時間だ
け遅れる為であり、これをディレイ時間（Ｔd ）とい
い、図４に２０２で示す。
【０００８】外部の入出力装置や記憶装置等は、このデ
ータ読み込み要求を受けると、データバス端子群１１０
にデータを出力する。このときに要する時間をアクセス
時間（Ｔa ）といい、図４の２０１で示す。また、デー
タバス端子群１１０から入力されたデータをデータ保持
回路１１１が保持するまでに要する時間をセットアップ
時間（Ｔs ）といい、図４の２０３で示す。データ保持
回路１１１で保持されたデータは、読み込みデータバス
信号線群１１３を通して実行処理部１０１に入力され、
処理される。
ータ読み込み要求を受けると、データバス端子群１１０
にデータを出力する。このときに要する時間をアクセス
時間（Ｔa ）といい、図４の２０１で示す。また、デー
タバス端子群１１０から入力されたデータをデータ保持
回路１１１が保持するまでに要する時間をセットアップ
時間（Ｔs ）といい、図４の２０３で示す。データ保持
回路１１１で保持されたデータは、読み込みデータバス
信号線群１１３を通して実行処理部１０１に入力され、
処理される。
【０００９】通常、データ読み込み要求が出力されてい
る周期がｎクロック間とすると、外部の入出力装置や記
憶装置等がデータ読み込み要求を受けてデータを出力す
る処理に費やせる時間（以降、アクセス許容時間と記
す）Ｔc は、次式のようになる。
る周期がｎクロック間とすると、外部の入出力装置や記
憶装置等がデータ読み込み要求を受けてデータを出力す
る処理に費やせる時間（以降、アクセス許容時間と記
す）Ｔc は、次式のようになる。
【００１０】Ｔc ＝ｎ・Ｔcy−（Ｔd ＋Ｔs ） このアクセス許容時間Ｔc が外部の各装置のアクセス時
間（Ｔa）２０１より短いと、正しいデータの受渡しが
できない。
間（Ｔa）２０１より短いと、正しいデータの受渡しが
できない。
【００１１】この従来のマイクロコンピュータＬＳＩで
は、データ保持回路１１１の保持指示入力に読み込み制
御信号線１２１を接続し、クロック信号１０３の変化す
るタイミングによってデータを保持するため、データの
保持に必要なセットアップ時間（Ｔs ）２０３はクロッ
クに同期する。
は、データ保持回路１１１の保持指示入力に読み込み制
御信号線１２１を接続し、クロック信号１０３の変化す
るタイミングによってデータを保持するため、データの
保持に必要なセットアップ時間（Ｔs ）２０３はクロッ
クに同期する。
【００１２】このため、クロックからの遅延（Ｔd ）２
０２を持った読み込み要求で外部の各装置をアクセスす
る場合、データ保持回路１１１がデータを保持するの
に、読み込み要求の遅延（Ｔd ）２０２とデータ保持回
路１１１のセットアップ時間（Ｔs ）２０３と外部各装
置のアクセス時間（Ｔa ）２０１を合わせた時間が必要
である。
０２を持った読み込み要求で外部の各装置をアクセスす
る場合、データ保持回路１１１がデータを保持するの
に、読み込み要求の遅延（Ｔd ）２０２とデータ保持回
路１１１のセットアップ時間（Ｔs ）２０３と外部各装
置のアクセス時間（Ｔa ）２０１を合わせた時間が必要
である。
【００１３】
【発明が解決しようとする課題】このような従来のマイ
クロコンピュータＬＳＩでは、データ保持回路１１１で
データを保持するタイミングがクロックと同期している
為、データの読み込み要求のクロックに対する遅延（Ｔ
d ）２０２およびデータ保持回路のセットアップ時間
（Ｔs ）２０３が、外部の入出力装置や記憶装置等のア
クセス許容時間（Ｔc ）を減少させている。
クロコンピュータＬＳＩでは、データ保持回路１１１で
データを保持するタイミングがクロックと同期している
為、データの読み込み要求のクロックに対する遅延（Ｔ
d ）２０２およびデータ保持回路のセットアップ時間
（Ｔs ）２０３が、外部の入出力装置や記憶装置等のア
クセス許容時間（Ｔc ）を減少させている。
【００１４】通常、周期（Ｔcy）２００は１００ナノ
秒，クロック数ｎは２が標準的であり、これに対しディ
レイ時間（Ｔd ）２０２が７０ナノ秒，セットアップ時
間（Ｔa ）２０３は１０ナノ秒で、外部の入出力装置及
び記憶装置等のアクセス許容時間（Ｔc ）は１２０ナノ
秒になり、ほぼ１クロックサイクル程度しかない。
秒，クロック数ｎは２が標準的であり、これに対しディ
レイ時間（Ｔd ）２０２が７０ナノ秒，セットアップ時
間（Ｔa ）２０３は１０ナノ秒で、外部の入出力装置及
び記憶装置等のアクセス許容時間（Ｔc ）は１２０ナノ
秒になり、ほぼ１クロックサイクル程度しかない。
【００１５】従って、外部の入出力装置や記憶装置等に
アクセス時間（Ｔa）２０１の短い高速の装置を使用し
なければならず、高価なマイクロコンピュータシステム
になり、また高速の回路設計をしなければならないとい
う問題点があった。
アクセス時間（Ｔa）２０１の短い高速の装置を使用し
なければならず、高価なマイクロコンピュータシステム
になり、また高速の回路設計をしなければならないとい
う問題点があった。
【００１６】本発明の目的は、前記問題点を解決し、ア
クセス時間の余裕度を改善したマイクロコンピュータを
提供することにある。
クセス時間の余裕度を改善したマイクロコンピュータを
提供することにある。
【００１７】
【課題を解決するための手段】本発明の構成は、クロッ
クを入力し、外部の入出力装置や記憶装置に対して読み
出し及び書き込みに必要な制御信号端子と、前記装置と
の情報の入出力を行うデータバス端子群とを有し、前記
データバス端子群より外部の入出力装置や記憶装置から
のデータを読み込み、一時的にデータを保存する読み込
みデータ保持回路を内部に有するマイクロコンピュータ
ＬＳＩにおいて、前記制御信号端子のうち、マイクロコ
ンピュータＬＳＩへのデータの読み込みを要求する読み
込み制御端子に出力される読み込み制御信号をデータの
保持指示入力に直接入力する読み込みデータ保持回路を
有することを特徴とする。
クを入力し、外部の入出力装置や記憶装置に対して読み
出し及び書き込みに必要な制御信号端子と、前記装置と
の情報の入出力を行うデータバス端子群とを有し、前記
データバス端子群より外部の入出力装置や記憶装置から
のデータを読み込み、一時的にデータを保存する読み込
みデータ保持回路を内部に有するマイクロコンピュータ
ＬＳＩにおいて、前記制御信号端子のうち、マイクロコ
ンピュータＬＳＩへのデータの読み込みを要求する読み
込み制御端子に出力される読み込み制御信号をデータの
保持指示入力に直接入力する読み込みデータ保持回路を
有することを特徴とする。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のマイクロコンピュータＬ
ＳＩのブロック図で、図３は図１の読み込みタイミング
図である。
る。図１は本発明の一実施例のマイクロコンピュータＬ
ＳＩのブロック図で、図３は図１の読み込みタイミング
図である。
【００１９】図１，図３において、本実施例では、デー
タ保持回路１１１のデータ保持タイミングを決めるクロ
ック信号線１０３を廃止し、かわりに読み込み制御信号
線１２１を接続する。この変更によって、データ保持回
路１１１の保持タイミングがクロック同期から読み込み
要求の出力タイミングに同期したものに変更され、セッ
トアップ時間（Ｔs ）２０３が読み込み要求に対して設
定される。
タ保持回路１１１のデータ保持タイミングを決めるクロ
ック信号線１０３を廃止し、かわりに読み込み制御信号
線１２１を接続する。この変更によって、データ保持回
路１１１の保持タイミングがクロック同期から読み込み
要求の出力タイミングに同期したものに変更され、セッ
トアップ時間（Ｔs ）２０３が読み込み要求に対して設
定される。
【００２０】図３において、クロックより周期（Ｔd ）
２０２だけ遅延した読み込み制御端子１２０の出力によ
って、外部の入出力装置や記憶装置等からデータの読み
込みを行う。外部の各装置は、アクセス時間（Ｔa ）２
０１の経過後にデータバス端子群１１０にデータを出力
する。データバス端子群１１０から入力されたデータ
は、データ保持回路１１１で保持される。
２０２だけ遅延した読み込み制御端子１２０の出力によ
って、外部の入出力装置や記憶装置等からデータの読み
込みを行う。外部の各装置は、アクセス時間（Ｔa ）２
０１の経過後にデータバス端子群１１０にデータを出力
する。データバス端子群１１０から入力されたデータ
は、データ保持回路１１１で保持される。
【００２１】データ保持のタイミングは、読み込み要求
が取りやめられたとき、つまり読み込み制御端子出力が
ロウレベルからハイレベルに変化するタイミングなの
で、これにデータ保持回路１１１のセットアップ時間
（Ｔa ）２０３を合わせたタイミングでデータが保持さ
れる。
が取りやめられたとき、つまり読み込み制御端子出力が
ロウレベルからハイレベルに変化するタイミングなの
で、これにデータ保持回路１１１のセットアップ時間
（Ｔa ）２０３を合わせたタイミングでデータが保持さ
れる。
【００２２】このとき、クロックより（Ｔa ）２０２だ
け遅れた信号でデータを保持するため、従来の回路より
（Ｔm ）２０４で示す時間だけ、外部の各装置の余裕度
が増加する。時間（Ｔm ）２０４は、本実施例のマイク
ロコンピュータＬＳＩを使用したときの外部の各装置が
アクセスされるときのマージン時間である。
け遅れた信号でデータを保持するため、従来の回路より
（Ｔm ）２０４で示す時間だけ、外部の各装置の余裕度
が増加する。時間（Ｔm ）２０４は、本実施例のマイク
ロコンピュータＬＳＩを使用したときの外部の各装置が
アクセスされるときのマージン時間である。
【００２３】
【発明の効果】以上説明したように、本発明は、マイク
ロコンピュータＬＳＩ内部のデータ保持回路の保持指示
入力に読み込み制御信号を接続することにより、読み込
み制御信号がハイレベルになるタイミングでデータ保持
回路がデータを保持するため、読み込み制御信号自体の
クロックに対するディレイ時間の影響を受けること無く
データを保持できるという効果があり、このため外部の
入出力装置や記憶装置等のアクセス時間の余裕度を改善
できるという効果もある。
ロコンピュータＬＳＩ内部のデータ保持回路の保持指示
入力に読み込み制御信号を接続することにより、読み込
み制御信号がハイレベルになるタイミングでデータ保持
回路がデータを保持するため、読み込み制御信号自体の
クロックに対するディレイ時間の影響を受けること無く
データを保持できるという効果があり、このため外部の
入出力装置や記憶装置等のアクセス時間の余裕度を改善
できるという効果もある。
【図１】本発明の一実施例のマイクロコンピュータＬＳ
Ｉを示すブロック図である。
Ｉを示すブロック図である。
【図２】従来のマイクロコンピュータＬＳＩを示すブロ
ック図である。
ック図である。
【図３】図１の動作を示すタイミング図である。
【図４】図２の動作を示すタイミング図である。
１００ マイクロコンピュータＬＳＩ本体 １０１ 実行処理部 １０２ クロック入力端子 １０３ クロック信号線 １１０ データバス端子群 １１１ データ保持回路 １１２ データバス信号線群 １１３ 読み込みデータバス信号線群 １２０ 読み込み制御端子 １２２ 読み込み信号発生回路 １２３ 読み込み要求信号線
Claims (2)
- 【請求項１】 クロックを入力し、外部に対して読み出
し及び書き込みに必要な制御信号端子と、前記外部との
情報の入出力を行うデータバス端子群とを有し、前記デ
ータバス端子群より外部からのデータを読み込み、一時
的にデータを保存する読み込みデータ保持回路を内部に
有するマイクロコンピュータＬＳＩにおいて、前記制御
信号端子のうちマイクロコンピュータＬＳＩ本体へのデ
ータの読み込みを要求する読み込み制御端子に出力され
る読み込み制御信号を前記データ保持回路の保持指示入
力に直接入力することを特徴とするマイクロコンピュー
タＬＳＩ。 - 【請求項２】 データ保持回路が、クロックが入力され
ていない回路である請求項１記載のマイクロコンピュー
タＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242228A JPH0581445A (ja) | 1991-09-24 | 1991-09-24 | マイクロコンピユータｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242228A JPH0581445A (ja) | 1991-09-24 | 1991-09-24 | マイクロコンピユータｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581445A true JPH0581445A (ja) | 1993-04-02 |
Family
ID=17086143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242228A Pending JPH0581445A (ja) | 1991-09-24 | 1991-09-24 | マイクロコンピユータｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12011385B2 (en) | 2021-07-31 | 2024-06-18 | Intron Space Inc. | Collecting implement |
-
1991
- 1991-09-24 JP JP3242228A patent/JPH0581445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12011385B2 (en) | 2021-07-31 | 2024-06-18 | Intron Space Inc. | Collecting implement |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |