JPH0575203A

JPH0575203A - 半導体レーザの製造方法

Info

Publication number: JPH0575203A
Application number: JP23524391A
Authority: JP
Inventors: Mitsushi Yamada; 光志山田; Takashi Ushikubo; 孝牛窪; Tatsuo Kunii; 達夫国井; Hiroshi Ogawa; 洋小川
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-09-17
Filing date: 1991-09-17
Publication date: 1993-03-26

Abstract

(57)【要約】［目的］ダブルヘテロ構造部両側の下地部分に溝を具
える構成の半導体レーザを製造するに当たり、溝形成工
程での活性層の汚染を防止し、レーザストライプと溝の
ストライプとの軸ずれを防止し、かつ溝形成を簡易に行
なうこと。［構成］ダブルヘテロ構造部形成用の各半導体層３
３、３５、３７の最上層の半導体層３７上にストライプ
状の第１のマスク３９を形成する。第１のマスクをエッ
チングマスクとし各半導体層３３〜３７を第１のマスク
がオーバーハング状となるようにオーバーエッチングす
る。該オーバーエッチング済みの下地１０に指向性の強
い成膜手段により第２のマスク形成用薄膜４３を被着さ
せ第２のマスク４３ａを得る。第１のマスク３９及び第
２のマスク４３ａをエッチングマスクとし各半導体層３
３〜３７及び下地１０をエッチングし溝とダブルヘテロ
構造部を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体レーザの製造
方法に関するものである。

【０００２】

【従来の技術】半導体レーザは光通信用光源、計測用光
源などとして広く利用されている。このような半導体レ
ーザには、低閾値電流で発振でき、高出力で動作でき、
安定した横モードで発振できるなどの特性が要求され
る。そして、この要求を満足できる従来の半導体レーザ
として例えば文献ａ（アンリツテクニカルレポート，Ｎ
ｏ．６，１９９０．９）に開示のものがあった。

【０００３】この文献ａには、メサ形のダブルヘテロ構
造部の両側の基板部分に溝をそれぞれ具え、このダブル
ヘテロ構造部両側の溝内を含む下地部分上に電流ブロッ
ク層をそれぞれ具える半導体レーザが開示されている。
以下、この半導体レーザの製造方法について図４（Ａ）
〜（Ｃ）と図５（Ａ）及び（Ｂ）とを参照して説明す
る。なお、いずれの図も製造工程中の主な工程での素子
をダブルヘテロ構造部の長手方向と直交する方向に切っ
て示した断面図である先ず、Ｚｎがドープされ主面が
（１００）面のｐ型ＩｎＰ基板（キャリア濃度≒５×１
０¹⁸／ｃｍ³）１１の主面上に、液相エピタキシャル法
（ＬＰＥ法）により、下側クラッド層を兼ねるｐ型Ｉｎ
Ｐバッファ層１３、ＩｎＧａＡｓＰ活性層１５及びｎ型
ＩｎＰ上側クラッド層１７がこの順に形成される。な
お、この従来技術においては、ｐ型ＩｎＰ基板１１を下
地１０と考える。次に、ｎ型ＩｎＰ上側クラッド層１７
上にプラズマＣＶＤ法によりＳｉＮ_X膜が形成され（図
示せず）、次いで、このＳｉＮ_X膜が公知のフォトリソ
グラフィ技術及びエッチング技術によりストライプ方向
が＜０１１＞でストライプ幅Ｗが２〜４μｍ程度のスト
ライプ状のマスクパターン１９に加工される（図４
（Ａ））。

【０００４】次に、ｎ型ＩｎＰ上側クラッド層１７、活
性層１５及びバッファ層１３の、マスクパターン１９で
覆われていない部分がｎ型ＩｎＰ上側クラッド層１７表
面からｐ型ＩｎＰ基板１１（下地１０）表面が露出する
まで塩酸系のエッチャントによってそれぞれエッチング
される。これにより、メサ型のかつストライプ状のダブ
ルヘテロ構造部２１が形成される（図４（Ｂ））。

【０００５】次に、２回目のフォトリソグラフィ技術に
より、ダブルヘテロ構造部２１両側のｐ型ＩｎＰ基板１
１（下地１０）部分の所定領域のみを露出しそれ以外の
下地部分は覆うレジストパターン２３が形成される（図
４（Ｃ））。

【０００６】次に、レジストパターン２３から露出して
いるｐ型ＩｎＰ基板１１（下地１０）部分が塩酸系のエ
ッチャントによってエッチングされ溝２５が形成される
（図５（Ａ））。溝２５の断面形状はこの場合多角形に
なる。

【０００７】次に、溝２５形成済みのｐ型ＩｎＰ基板１
１（下地１０）上に、２回目のＬＰＥ工程により、ｎ型
ＩｎＰブロック層２７及びｐ型ＩｎＰブロック層２９が
順次に形成される。これら層２７、２９を成長させる
際、ｎ型ＩｎＰブロック層２７が活性層２５に接触しな
いようにかつ活性層２５の横の位置に精度良く成長する
ように成長条件が制御される。

【０００８】その後、周知の通り電極形成が行なわれ
（図示せず。）、さらに素子分離が行なわれて半導体レ
ーザが完成される。

【０００９】この文献ａに開示された半導体レーザで
は、メサ形のダブルヘテロ構造部２１の両側に溝２５を
設けたたためそうしない場合に比べ、下側電流ブロック
層に相当するｎ型ＩｎＰブロック層２７の、活性層２５
の直ぐ横での厚さを所望の厚さとすることができた。こ
のため、高注入電流領域においてもリーク電流を小さく
でき高出力動作特性が得られた。

【００１０】

【発明が解決しようとする課題】しかしながら、文献ａ
に開示された半導体レーザの製造方法では、メサ形のダ
ブルヘテロ構造部２１を形成するためのフォトリソグラ
フィ工程の他に、このダブルヘテロ構造部２１両側の下
地１０部分に溝２５を形成するエッチング時のマスクで
あるレジストパターン２３を形成するためのフォトリソ
グラフィ工程が必要であった。したがって、（１）．製
造工程が長くなる。（２）．ダブルヘテロ構造部２１形
成用のマスクパターン１９のストライプ方向と、溝２５
形成用のレジストパターン２３のストライプ方向とが、
これらパター１９，２３を形成するための露光用マスク
の位置合わせずれが原因でずれる可能性が高く、この結
果溝２５の寸法がウエハ全面でばらついてしまう。
（３）．溝２５形成時のエッチングマスクとしてのレジ
ストパターン２３を形成する際にメサ形のダブルヘテロ
構造体２１側面がレジストにさらされるので活性層内に
不純物が取り込まれる。などの問題点があった。

【００１１】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、ダブルヘテロ構造
部両側の下地部分に溝を具える構成の半導体レーザを製
造するに当たり、上述の問題点を解決できる製造方法を
提供することにある。

【００１２】

【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、下地にメサ形のかつストライプ
状のダブルヘテロ構造部を具え、該ダブルヘテロ構造部
両側の下地部分に溝をそれぞれ具え、前述のダブルヘテ
ロ構造部両側の溝内を含む下地部分上に電流ブロック層
をそれぞれ具える半導体レーザを製造するに当たり、溝
の形成を以下の（ａ）〜（ｅ）の工程を含む工程により
行なうことを特徴とする。

【００１３】（ａ）下地にダブルヘテロ構造部形成用の
各半導体層を順次に積層する工程。（ｂ）前述のダブル
ヘテロ構造部形成用の各半導体層の最上層の半導体層上
にストライプ状の第１のマスクを形成する工程。（ｃ）
該第１のマスクをエッチングマスクとし前述のダブルヘ
テロ構造部形成用の各半導体層を第１のマスクがオーバ
ーハング状となるようにオーバーエッチングする工程。
（ｄ）該オーバーエッチング済みの下地に指向性の強い
成膜手段により第２のマスク形成用薄膜を被着させ当該
第２のマスクを得る工程。（ｅ）前述の第１のマスク及
び第２のマスクをエッチングマスクとし前述の各半導体
層及び下地をエッチングし当該ダブルヘテロ構造部及び
溝を形成する工程。

【００１４】なお、この発明でいう下地とは、半導体レ
ーザ作製に通常用いられる半導体基板そのもの、また半
導体基板とバッファ層とで構成される積層体などをい
う。

【００１５】また、この発明でいうダブルヘテロ構造部
形成用の各半導体層とは、少なくとも下側クラッド層用
半導体層、活性層用半導体層及び上側クラッド層用半導
体層をいう。もちろん、ダブルヘテロ構造部形成用の各
半導体層には、上記３種類の半導体層以外に半導体レー
ザの種類に応じて付加される他の種々の半導体層（例え
ば、ＤＦＢ型の半導体レーザにこの発明を適用する場合
でいえばグレーティングが施されたガイド層）も含まれ
る。なお、下側クラッド層をバッファ層で兼用する場
合、下側クラッド層を半導体基板で兼用する場合もこの
発明でいう下地やダブルヘテロ構造部形成用の各半導体
層の概念に含まれる。

【００１６】

【作用】この発明の構成によれば、第１のマスクはオー
バーハング状のマスクとされ、そしてこの第１のマスク
を有する下地に指向性の強い成膜手段によって第２のマ
スク形成用薄膜が被着される。したがって、第１のマス
クのオーバーハング部分下方の下地部分はこのオーバー
ハング部分の陰となるので、第２のマスク形成用薄膜が
非常に付着しずらくなる。この第１のマスクのオーバー
ハング部分下方の下地部分は、溝形成予定部分とでき
る。このように、この発明の製造方法では、第２のマス
クは、フォトリソグラフィ工程を用いることなく、第１
のマスクによってセルフアライン的に形成できる。

【００１７】

【実施例】以下、図面を参照してこの発明の半導体レー
ザの製造方法の実施例について説明する。図１（Ａ）及
び（Ｂ）と図２（Ａ）及び（Ｂ）と図３（Ａ）及び
（Ｂ）は、その説明に供する製造工程図である。いずれ
の図も製造工程中の主な工程での素子をダブルヘテロ構
造部の長手方向と直交する方向に切って示した概略的な
断面図である。また、以下の説明中の成膜方法、使用材
料、導電型、及び不純物濃度、膜厚等の数値的条件は、
この発明の範囲内の一例にすぎないことは理解された
い。

【００１８】先ず、Ｓｎ或いはＳをドープした主面が
（１００）面のｎ型ＩｎＰ基板（キャリア濃度≒５×１
０¹⁸／ｃｍ³）３１の主面上に、液相エピタキシャル法
（ＬＰＥ法）により、下側クラッド層を兼ねるｎ型Ｉｎ
Ｐバッファ層３３、ＩｎＧａＡｓＰ活性層３５及びｐ型
ＩｎＰ上側クラッド層３７をこの順に形成する（図１
（Ａ））。この場合、ｎ型ＩｎＰ基板３１と、ｎ型Ｉｎ
Ｐバッファ層３５とで構成される積層体部分が下地１０
に相当し、下側クラッド層を兼ねるｎ型ＩｎＰバッファ
層３３、ＩｎＧａＡｓＰ活性層３５及びｐ型ＩｎＰ上側
クラッド層３７がダブルヘテロ構造部形成用の各半導体
層に相当する。なお、ｎ型ＩｎＰバッファ層３３は例え
ば厚さが３〜５μｍでキャリア濃度がおおよそ５〜７×
１０¹⁷／ｃｍ³の層で構成でき、ＩｎＧａＡｓＰ活性層
３５は例えば厚さが約０．１μｍの層で構成でき、ｐ型
ＩｎＰ上側クラッド層３７は例えば厚さが０．１〜０．
５μｍでキャリア濃度がおおよそ５〜７×１０¹⁷／ｃｍ
³の層で構成できる。

【００１９】次に、ダブルヘテロ構造部形成用の各半導
体層の最上層の半導体層に相当するｐ型ＩｎＰ上側クラ
ッド層３７上にストライプ状の第１のマスクを形成する
ために、この場合蒸着法により、ｐ型ＩｎＰ上側クラッ
ド層３７上にＳｉＯ₂膜を所定の厚さに形成する（図示
せず）。次いで、このＳｉＯ₂膜を公知のフォトリソグ
ラフィ技術及びエッチング技術によりストライプ方向が
＜０１１＞でストライプ幅がＷ１のストライプ状の第１
のマスク３９に加工する（図１（Ｂ））。なお、この第
１のマスク３９の幅Ｗ１は、この実施例の方法で製造さ
れる半導体レーザのダブルヘテロ構造部の幅（図３
（Ａ）のＷ２。）に比べ所定の幅だけ広い幅としてあ
る。ここで、幅Ｗ２は半導体レーザが基本横モードで発
振できる幅である。Ｗ１をＷ２より所定幅広くする理由
は、第１のマスク３９にオーバーハング部分（図２
（Ａ）のＬ部分。）を形成するためのダブルヘテロ構造
部形成用の各半導体層３３、３５、３７のオーバーエッ
チング及び溝形成のためのエッチングを終えた後に、基
本横モード発振を規定する幅Ｗ２（図３（Ａ））が得ら
れるようにＷ１は予め広くしておく必要があるからであ
る。

【００２０】次に、この第１のマスク３９をエッチング
マスクとしダブルヘテロ構造部形成用の各半導体層３
７、３５及び３３を第１のマスク３９がオーバーハング
状となるようにオーバーエッチングする。このエッチン
グは、従来公知のウエットエッチング法、ドライエッチ
ング法の何れでも行なえる、これにより、オバーハング
部分Ｌを有する第１のマスク３９とダブルヘテロ構造部
の中間体４１ａが形成される（図２（Ａ））。各半導体
層３７、３５及び３３のオーバーエッチング量は、第１
のマスク３９のオーバーハング部分Ｌの張り出し量をど
の程度にするか、換言すれば溝形成予定領域の幅をどの
程度にするかにより主に決定する。また、この実施例で
は図２（Ａ）に示したように、バッファ層３３の厚さを
比較的厚くしこのバッファ層３３の一部分（バッファ層
３３の厚み方向上側部分）と活性層３５と上側クラッド
層３７とでダブルヘテロ構造部が構成されるようにして
いる。これは、図３（Ａ）に示すように溝を下地１０の
バッファ層３３部分に形成するようにするためである。
このようにすると、図５（Ａ）に示した従来技術のよう
に溝２５を基板１１に形成する場合に比べ、特性向上が
図れると考えられるからである。

【００２１】次に、オーバーエッチング済みの下地に指
向性の強い成膜手段により第２のマスク形成用の薄膜４
３を被着させる。この実施例では蒸着法によりＳｉＯ₂
膜４３を基板３１の主面に垂直な方向から被着させる。
第１のマスク３９のオーバーハング部分Ｌ下方の下地部
分はオーバーハング部分Ｌの陰になるためこの下地部分
上にはＳｉＯ₂膜が実質的に被着しない。この結果、第
１のマスク３９から離れた下地部分上にＳｉＯ₂膜から
成る第２のマスク４３ａが形成できる（図２（Ｂ））。

【００２２】次に、第１のマスク３９及び第２のマスク
４３ａをエッチングマスクとし、例えばダブルヘテロ構
造部４１ａ形成時のエッチング方法と同様なエッチング
方法により、下地１０の第２のマスクで覆われていない
部分をエッチングしここに深さ０．３〜０．５μｍの溝
４５を形成する。このエッチングの際にダブルヘテロ構
造部の中間体４１ａもエッチングされ規定の幅Ｗ２（基
本横モード発振する幅。）を有するダブルヘテロ構造部
４１が形成できる（図３（Ａ））。

【００２３】次に、第１のマスク３９及び第２のマスク
４３ａを好適なエッチング方法によって除去する。その
後、溝４５形成済みの下地１０上に、２回目のＬＰＥ工
程により、ｐ型ＩｎＰブロック層４７、ｎ型ＩｎＰブロ
ック層４９、ｐ型ＩｎＰ埋込み層５１及びｐ型ＩｎＧａ
ＡｓＰキャップ層５３を順次に形成する（図３
（Ｂ））。このＬＰＥ工程では、電流狭窄を行なうため
のｐ型ＩｎＰブロック層４７及びｎ型ＩｎＰブロック層
４９ｐ型ＩｎＰブロック層４７は、ダブルヘテロ構造部
４１の極近傍まで所望の厚さに形成され、然も両層４
７，４９はダブルヘテロ構造部４１の肩口より成長す
る。なお、ｐ型ＩｎＰブロック層４７は例えば１．５〜
２μｍの厚さの層で、ｎ型ＩｎＰブロック層４９は例え
ば０．５〜０．７μｍの厚さの層で、ｐ型ＩｎＰ埋込み
層５１は例えば１〜２μｍの厚さの層で、ｐ型ＩｎＧａ
ＡｓＰキャップ層５３は例えば０．５〜１μｍの厚さの
層でそれぞれ構成することができる。

【００２４】その後、周知の通り電極形成を行ない（図
示せず。）、さらに素子分離を行なって半導体レーザが
得られる。

【００２５】上述においてはこの発明の半導体レーザの
製造方法の実施例について説明したが、この発明は上述
の実施例に限られない。

【００２６】例えば、上述の実施例では、下地を基板３
１及びバッファ層３３で構成し、溝４５をこの下地のバ
ッファ層３３部分のみに形成する構成としていた。しか
し、下地は基板３１のみで構成されると考え、溝４５を
基板３１に至る深さまで設ける場合にもこの発明の方法
を適用できる。

【００２７】また、上述の実施例ではバッファ層は下側
クラッド層を兼ねていた。しかし、バッファ層とは別に
下側クラッド層をさらに具えた構成の半導体レーザに対
してもこの発明の方法は適用できる。

【００２８】また、上述の実施例では、第１及び第２の
マスクを何れもＳｉＯ₂膜で構成していた。しかし、こ
れらマスクは他の材料例えばＳｉＮ_X膜、Ａｌ₂Ｏ₃膜
等で構成しても良い。

【００２９】また、上述の実施例では、ダブルヘテロ構
造部形成用の各半導体層３３，３５，３７の形成をＬＰ
Ｅ法を用いて行なっていた。しかし、これら層の形成は
ＬＰＥ法以外の他の成膜方法例えばＭＯＣＶＤ法などで
行なっても良い。

【００３０】また、上述の実施例では、電流ブロック層
４７，４９の形成に当たって第１のマスク３９及び第２
のマスク４３ａを先ず除去していた。しかし、第２のマ
スク４３ａのみを選択的に除去し第１のマスク３９はダ
ブルヘテロ構造部４１上に残存させた状態で、電流ブロ
ック層４７，４９を形成し、その後、第１のマスク３９
を除去するようにしても良い。このようにすると、電流
ブロック層４７，４９の成膜手段としてＬＰＥ法以外の
手段が使用できる。ただし、この場合は第１のマスク３
９と第２のマスク４３ａとを異なる材料で構成し両マス
クの間にエッチング選択性を持たせる必要がある。これ
は、第１のマスク３９を例えばＳｉＯ₂膜で構成し、第
２のマスク４３ａを例えばＳｉＮ_X膜で構成することで
達成できる。

【００３１】また、上述の実施例では第２のマスク形成
用薄膜の成膜手段を蒸着法としていたが、この成膜手段
はこれに限られず指向性の強い成膜手段であれば他の好
適な方法でも勿論良い。

【００３２】また、上述の実施例では、この発明の製造
方法をＩｎＧａＡｓＰ／ＩｎＰ系の半導体レーザを製造
する例に適用していたが、ＧａＡｓ系など他の材料を用
いた半導体レーザの製造にも適用できる。

【００３３】

【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体レーザの製造方法によれば、第１のマス
クはオーバーハング状のマスクとされ、そしてこの第１
のマスクを有する下地に指向性の強い成膜手段によって
第２のマスク形成用薄膜が被着される。第１のマスクの
オーバーハング部分下方の下地部分はこのオーバーハン
グ部分の陰となり、第２のマスク形成用薄膜は実質的に
付着しないので、第２のマスクは、特別なフォトリソグ
ラフィ工程を用いることなく、第１のマスクによってセ
ルフアライン的に形成できる。

【００３４】したがって、フォトリソグラフィ工程を１
回省略できるのでその分従来より製造プロセスが簡易に
なる。また、第２のマスク作製時にレジストを用いない
で済むので活性層がレジストにより汚染されることがな
い。また、第２のマスクが第１のマスクによりセルフア
ライン的に形成できるのでダブルヘテロ構造部のストラ
イプ方向と溝のストライプ方向とのずれは従来より低減
できる。

【００３５】これがため、光出力−注入電流特性が従来
より優れる半導体レーザの提供が、期待できる

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は実施例の説明に供する製造
工程図である。

【図２】（Ａ）及び（Ｂ）は実施例の説明に供する図１
に続く製造工程図である。

【図３】（Ａ）及び（Ｂ）は実施例の説明に供する図２
に続く製造工程図である。

【図４】（Ａ）〜（Ｃ）は従来技術の説明に供する工程
図である。

【図５】（Ａ）及び（Ｂ）は従来技術の説明に供する図
４に続く工程図である。

【符号の説明】

１０：下地３１：ｎ型ＩｎＰ基板３３：ｎ型ＩｎＰバッファ層３５：ＩｎＧａＡｓＰ活性層３７：ｐ型ＩｎＰ上側クラッド層３９：第１のマスクＬ：第１のマスクのオーバーハング部分４１ａ：ダブルヘテロ構造部の中間体４１：ダブルヘテロ構造部４３：第２のマスク形成用薄膜４３ａ：第２のマスク４５：溝４７：ｐ型ＩｎＰブロック層４９：ｎ型ＩｎＰブロック層５１：ｐ型Ｉｎｐ埋込み層５３：ｐ型ＩｎＧａＡｓＰキャップ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者小川洋東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内

Claims

【特許請求の範囲】

【請求項１】下地にメサ形のかつストライプ状のダブ
ルヘテロ構造部を具え、該ダブルヘテロ構造部両側の下
地部分に溝をそれぞれ具え、前記ダブルヘテロ構造部両
側の溝内を含む下地部分上に電流ブロック層をそれぞれ
具える半導体レーザを製造するに当たり、溝の形成を以下の（ａ）〜（ｅ）の工程を含む工程によ
り行なうことを特徴とする半導体レーザの製造方法。（ａ）下地にダブルヘテロ構造部形成用の各半導体層を
順次に積層する工程。（ｂ）前記ダブルヘテロ構造部形成用の各半導体層の最
上層の半導体層上にストライプ状の第１のマスクを形成
する工程。（ｃ）該第１のマスクをエッチングマスクとし前記ダブ
ルヘテロ構造部形成用の各半導体層を前記第１のマスク
がオーバーハング状となるようにオーバーエッチングす
る工程。（ｄ）該オーバーエッチング済みの下地に指向性の強い
成膜手段により第２のマスク形成用薄膜を被着させ当該
第２のマスクを得る工程。（ｅ）前記第１のマスク及び第２のマスクをエッチング
マスクとし前記各半導体層及び下地をエッチングし当該
ダブルヘテロ構造部及び溝を形成する工程。