JPH0574794A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0574794A JPH0574794A JP23488891A JP23488891A JPH0574794A JP H0574794 A JPH0574794 A JP H0574794A JP 23488891 A JP23488891 A JP 23488891A JP 23488891 A JP23488891 A JP 23488891A JP H0574794 A JPH0574794 A JP H0574794A
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- Japan
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Abstract
(57)【要約】
【目的】 寄生容量を低減し高速動作ができることを目
的とする。 【構成】 第１導電型の半導体基板１０１上に真性半導
体層１０２が形成され、真性半導体層１０２上に第２導
電型の半導体層１０４が形成され、半導体層１０４上に
第１導電型の半導体領域１１０が形成され、半導体領域
１１０直下の真性半導体層１０２に第１導電型領域１０
８が形成された。
的とする。 【構成】 第１導電型の半導体基板１０１上に真性半導
体層１０２が形成され、真性半導体層１０２上に第２導
電型の半導体層１０４が形成され、半導体層１０４上に
第１導電型の半導体領域１１０が形成され、半導体領域
１１０直下の真性半導体層１０２に第１導電型領域１０
８が形成された。
Description
【０００１】
【産業上の利用分野】本発明は高速化及び高集積化を行
う半導体装置及びその製造方法に関する。
う半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に、バイポーラ型半導体装置の高速
化は、浅い拡散によるカットオフ周波数の向上及び微細
加工技術による寄生成分の低減によりなされている。
化は、浅い拡散によるカットオフ周波数の向上及び微細
加工技術による寄生成分の低減によりなされている。
【０００３】従来、浅い拡散については、薄いエピタキ
シャル層を利用する技術が開示されており、以下、かか
る技術を用いたバイポーラトランジスタの構成について
図１２を参照して述べる。
シャル層を利用する技術が開示されており、以下、かか
る技術を用いたバイポーラトランジスタの構成について
図１２を参照して述べる。
【０００４】即ち、フィールド酸化膜１６が選択的に形
成されたｎ- コレクタ層１２上にエピタキシャル成長に
より薄膜のｐ型ベース層１８が形成され、ｐ型ベース層
１８の所定部上に開口部を有する絶縁層５５が形成さ
れ、当該開口部を除くｐ型ベース層１８及び絶縁層５５
上には表面が絶縁膜４２で覆われたｐ++ベース引き出し
部３４が形成されている。更に、絶縁層５５の開口部上
にはＡｓドープポリシリコン層５２が堆積され、絶縁層
５５の開口部に臨むｐ型ベース層１８の表面部にｎ+ エ
ミッタ層５４が形成されている。
成されたｎ- コレクタ層１２上にエピタキシャル成長に
より薄膜のｐ型ベース層１８が形成され、ｐ型ベース層
１８の所定部上に開口部を有する絶縁層５５が形成さ
れ、当該開口部を除くｐ型ベース層１８及び絶縁層５５
上には表面が絶縁膜４２で覆われたｐ++ベース引き出し
部３４が形成されている。更に、絶縁層５５の開口部上
にはＡｓドープポリシリコン層５２が堆積され、絶縁層
５５の開口部に臨むｐ型ベース層１８の表面部にｎ+ エ
ミッタ層５４が形成されている。
【０００５】また、半導体基板上に多数の素子を形成し
て集積回路を構成するためには、互いの素子間を電気的
に絶縁する素子分離が必要である。この素子分離には熱
酸化によって選択的に素子領域の周りを酸化して厚い絶
縁膜を形成する方法が用いられる。ところが、この方法
では深い絶縁領域を形成することが困難であり、また厚
い酸化膜が横方向に成長することによりバーズビークが
形成され、素子分離領域の面積が増大するという欠点が
あった。
て集積回路を構成するためには、互いの素子間を電気的
に絶縁する素子分離が必要である。この素子分離には熱
酸化によって選択的に素子領域の周りを酸化して厚い絶
縁膜を形成する方法が用いられる。ところが、この方法
では深い絶縁領域を形成することが困難であり、また厚
い酸化膜が横方向に成長することによりバーズビークが
形成され、素子分離領域の面積が増大するという欠点が
あった。
【０００６】そこで、素子分離領域の面積が小さく、且
つ深い素子分離領域を形成する方法として、図１３に示
すようなトレンチ素子分離法が提案されている。これは
素子分離領域に細くて深い溝４を異方性エッチングによ
り形成し、この深い溝４の表面を熱酸化して比較的厚い
熱酸化膜９を形成した後、深い溝４内に多結晶シリコン
層７，シリコン酸化膜８を順次埋め込み平坦化するもの
であった。
つ深い素子分離領域を形成する方法として、図１３に示
すようなトレンチ素子分離法が提案されている。これは
素子分離領域に細くて深い溝４を異方性エッチングによ
り形成し、この深い溝４の表面を熱酸化して比較的厚い
熱酸化膜９を形成した後、深い溝４内に多結晶シリコン
層７，シリコン酸化膜８を順次埋め込み平坦化するもの
であった。
【０００７】
【発明が解決しようとする課題】然し乍ら、上述した従
来のバイポーラトランジスタにおいては、ｐ型ベース層
１８の結晶性が、フィールド酸化膜１６とｎ-コレクタ
層１２との境界部で悪くなるため、当該境界部をｎ+ エ
ミッタ層５４の直下の能動領域より離す必要がある。こ
のため、ｐ型ベース層１８とｎ- コレクタ層１２との接
合領域が大きくなり、寄生容量であるベース／コレクタ
接合容量が増大し、高速動作ができないという問題点が
あった。
来のバイポーラトランジスタにおいては、ｐ型ベース層
１８の結晶性が、フィールド酸化膜１６とｎ-コレクタ
層１２との境界部で悪くなるため、当該境界部をｎ+ エ
ミッタ層５４の直下の能動領域より離す必要がある。こ
のため、ｐ型ベース層１８とｎ- コレクタ層１２との接
合領域が大きくなり、寄生容量であるベース／コレクタ
接合容量が増大し、高速動作ができないという問題点が
あった。
【０００８】また、従来のトレンチ素子分離法では、寄
生容量を低減するため、深い溝４の表面に形成される熱
酸化膜９を比較的厚くする必要がある。このため、長時
間の熱酸化工程が必要になるため、当該熱酸化工程中に
半導体基板中の埋め込み層の不純物の再分布を生じ、不
純物の再分布をおさえるために熱酸化工程の時間を短か
くすると、酸化膜が薄くなり寄生容量が増大するという
問題点があった。
生容量を低減するため、深い溝４の表面に形成される熱
酸化膜９を比較的厚くする必要がある。このため、長時
間の熱酸化工程が必要になるため、当該熱酸化工程中に
半導体基板中の埋め込み層の不純物の再分布を生じ、不
純物の再分布をおさえるために熱酸化工程の時間を短か
くすると、酸化膜が薄くなり寄生容量が増大するという
問題点があった。
【０００９】本発明の目的は、上述した問題点に鑑み、
寄生容量を低減し高速動作ができ、又、高集積化が可能
な半導体装置及びその製造方法を提供するものである。
寄生容量を低減し高速動作ができ、又、高集積化が可能
な半導体装置及びその製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明は上述した目的を
達成するため、第１導電型の半導体基板上に形成された
真性半導体層と、この真性半導体層上に形成された第２
導電型のベース層と、このベース層の所定部上に形成さ
れた開口部を有する第１の絶縁層と、この開口部を除く
前記ベース層上及び前記第１の絶縁層上に形成された表
面が第２の絶縁層で覆われたベース引き出し部と、前記
開口部直下の前記ベース層の表面に形成された第１導電
型のエミッタ層と、前記開口部直下の前記真性半導体層
中に形成された第１導電型のコレクタ層とを具備したも
のである。
達成するため、第１導電型の半導体基板上に形成された
真性半導体層と、この真性半導体層上に形成された第２
導電型のベース層と、このベース層の所定部上に形成さ
れた開口部を有する第１の絶縁層と、この開口部を除く
前記ベース層上及び前記第１の絶縁層上に形成された表
面が第２の絶縁層で覆われたベース引き出し部と、前記
開口部直下の前記ベース層の表面に形成された第１導電
型のエミッタ層と、前記開口部直下の前記真性半導体層
中に形成された第１導電型のコレクタ層とを具備したも
のである。
【００１１】また、半導体基板上に第１の絶縁膜を選択
的に形成する工程と、この第１の絶縁膜をマスクに前記
半導体基板を異方性エッチングし第１の溝を形成する工
程と、この第１の溝の所定位置に選択的に第２の溝を形
成する工程と、前記第１及び第２の溝の表面を熱酸化し
第２の絶縁膜を形成する工程と、この第２の絶縁膜上に
ＣＶＤ法により第３の絶縁膜を形成する工程と、前記第
２の溝に導体膜を埋め込む工程と、前記第１の溝に絶縁
物を埋め込む工程とを具備したものである。
的に形成する工程と、この第１の絶縁膜をマスクに前記
半導体基板を異方性エッチングし第１の溝を形成する工
程と、この第１の溝の所定位置に選択的に第２の溝を形
成する工程と、前記第１及び第２の溝の表面を熱酸化し
第２の絶縁膜を形成する工程と、この第２の絶縁膜上に
ＣＶＤ法により第３の絶縁膜を形成する工程と、前記第
２の溝に導体膜を埋め込む工程と、前記第１の溝に絶縁
物を埋め込む工程とを具備したものである。
【００１２】
【作用】本発明においては、第１導電型の半導体領域直
下の真性半導体層にのみ第１導電型領域を形成したの
で、ベース層とコレクタ層との接合領域が低減され、コ
レクタ接合容量が減少する。
下の真性半導体層にのみ第１導電型領域を形成したの
で、ベース層とコレクタ層との接合領域が低減され、コ
レクタ接合容量が減少する。
【００１３】また、第３の絶縁膜がＣＶＤ法により短時
間に厚膜形成されるので、不純物の再分布が抑制され
る。
間に厚膜形成されるので、不純物の再分布が抑制され
る。
【００１４】
【実施例】本発明の半導体装置及びその製造方法に係る
実施例を図１乃至図１１に基づいて説明する。
実施例を図１乃至図１１に基づいて説明する。
【００１５】最初に、本実施例に係るバイポーラトラン
ジスタの構成を図１を参照して述べる。
ジスタの構成を図１を参照して述べる。
【００１６】即ち、ｎ+ 埋込層１０１上に真性半導体層
１０２及びフィールド酸化膜１０３が選択的に形成さ
れ、真性半導体層１０２及びフィールド酸化膜１０３上
にｐ型ベース層１０４が形成されている。そして、ｐ型
ベース層１０４の所定部上に開口部を有する絶縁層１０
５が形成され、前記開口部を除くｐ型ベース層１０４及
び絶縁層１０５上には表面が絶縁膜１０７で覆われたベ
ース引き出し部１０６が形成されている。更に、絶縁層
１０５の開口部上にはＡｓドープポリシリコン層１０９
が堆積され、絶縁層１０５の開口部直下の真性半導体層
１０２にｎ型コレクタ層１０８が形成され、絶縁層１０
５の開口部に臨むｐ型ベース層１０４の表面部にｎ+ エ
ミッタ層１１０が形成されている。
１０２及びフィールド酸化膜１０３が選択的に形成さ
れ、真性半導体層１０２及びフィールド酸化膜１０３上
にｐ型ベース層１０４が形成されている。そして、ｐ型
ベース層１０４の所定部上に開口部を有する絶縁層１０
５が形成され、前記開口部を除くｐ型ベース層１０４及
び絶縁層１０５上には表面が絶縁膜１０７で覆われたベ
ース引き出し部１０６が形成されている。更に、絶縁層
１０５の開口部上にはＡｓドープポリシリコン層１０９
が堆積され、絶縁層１０５の開口部直下の真性半導体層
１０２にｎ型コレクタ層１０８が形成され、絶縁層１０
５の開口部に臨むｐ型ベース層１０４の表面部にｎ+ エ
ミッタ層１１０が形成されている。
【００１７】次に、かかる構成を有するバイポーラトラ
ンジスタの製造方法を図１乃至図３により述べる。
ンジスタの製造方法を図１乃至図３により述べる。
【００１８】先ず、ｎ+ 埋込層１０１上に真性半導体層
１０２を形成した後、フィールド酸化膜１０３を選択的
に形成する。その後、全面にエピタキシャル成長により
ｐ型ベース層１０４を形成する（図２）。
１０２を形成した後、フィールド酸化膜１０３を選択的
に形成する。その後、全面にエピタキシャル成長により
ｐ型ベース層１０４を形成する（図２）。
【００１９】次に、ｐ型ベース層１０４上に絶縁層１０
５を形成し、これをパターニングする。その後、全面に
絶縁層１０５の部分が露出するようにベース引き出し部
１０６を形成し、このベース引き出し部１０６の表面に
絶縁膜１０７を形成する（図３）。
５を形成し、これをパターニングする。その後、全面に
絶縁層１０５の部分が露出するようにベース引き出し部
１０６を形成し、このベース引き出し部１０６の表面に
絶縁膜１０７を形成する（図３）。
【００２０】そして、絶縁膜１０７をマスクにして絶縁
層１０５を開口する。更に、絶縁膜１０７をマスクにし
てリン等のイオン注入を行い、絶縁層１０５開口部直下
の真性半導体層１０２にｎ型コレクタ層１０８を形成す
る。その後、絶縁層１０５の開口部上にＡｓドープポリ
シリコン層１０９を堆積し、これによりＡｓを拡散し、
絶縁層１０５の開口部に臨むｐ型ベース層１０４の表面
部にｎ+エミッタ層１１０を形成し、トランジスタを完
成している（図１）。
層１０５を開口する。更に、絶縁膜１０７をマスクにし
てリン等のイオン注入を行い、絶縁層１０５開口部直下
の真性半導体層１０２にｎ型コレクタ層１０８を形成す
る。その後、絶縁層１０５の開口部上にＡｓドープポリ
シリコン層１０９を堆積し、これによりＡｓを拡散し、
絶縁層１０５の開口部に臨むｐ型ベース層１０４の表面
部にｎ+エミッタ層１１０を形成し、トランジスタを完
成している（図１）。
【００２１】次に、本実施例に係るトレンチ素子分離法
について図４乃至図１１により述べる。
について図４乃至図１１により述べる。
【００２２】先ず、シリコン基板１の表面を薄く酸化し
てシリコン酸化膜２ａを形成した後、シリコン酸化膜２
ａ上にシリコン窒化膜２ｂ，シリコン酸化膜２ｃを順次
堆積する（図４）。
てシリコン酸化膜２ａを形成した後、シリコン酸化膜２
ａ上にシリコン窒化膜２ｂ，シリコン酸化膜２ｃを順次
堆積する（図４）。
【００２３】次に、異方性エッチングによりシリコン酸
化膜２ａ，シリコン窒化膜２ｂ，シリコン酸化膜２ｃか
らなる絶縁膜を選択的に除去し、基板表面を露出させ
る。その後、絶縁膜２ａ，２ｂ，２ｃをマスクとして、
基板１を異方性エッチングし、浅い溝３を形成する（図
５）。
化膜２ａ，シリコン窒化膜２ｂ，シリコン酸化膜２ｃか
らなる絶縁膜を選択的に除去し、基板表面を露出させ
る。その後、絶縁膜２ａ，２ｂ，２ｃをマスクとして、
基板１を異方性エッチングし、浅い溝３を形成する（図
５）。
【００２４】次に、浅い溝３の底面を選択的に異方性エ
ッチングし、深い溝４を形成する。次に、シリコン酸化
膜２ｃを除去する（図６）。
ッチングし、深い溝４を形成する。次に、シリコン酸化
膜２ｃを除去する（図６）。
【００２５】その後、浅い溝３及び深い溝４の表面を薄
く酸化し、シリコン酸化膜５を形成する（図７）。
く酸化し、シリコン酸化膜５を形成する（図７）。
【００２６】続いて、全面に低圧の化学気相成長法によ
り厚いシリコン酸化膜６を堆積する（図８）。
り厚いシリコン酸化膜６を堆積する（図８）。
【００２７】次いで、深い溝４に多結晶シリコン層７を
埋設する（図９）。
埋設する（図９）。
【００２８】更に、浅い溝３にシリコン酸化膜８を低圧
の化学気相成長法により埋設する（図１０）。
の化学気相成長法により埋設する（図１０）。
【００２９】しかる後、シリコン酸化膜８のエッチバッ
クを行い、シリコン酸化膜２ａ及びシリコン窒化膜２ｂ
を除去して、平坦化し、素子分離が完了する（図１
１）。
クを行い、シリコン酸化膜２ａ及びシリコン窒化膜２ｂ
を除去して、平坦化し、素子分離が完了する（図１
１）。
【００３０】尚、ここでシリコン窒化膜２ｂを必ずしも
用いる必要はなく、シリコン酸化膜２ａ，２ｃのみでも
よい。又、化学気相成長法（ＣＶＤ法）は必ずしも低圧
である必要はなく、比較的低温で膜を形成できるＣＶＤ
法であればなんでもよい。
用いる必要はなく、シリコン酸化膜２ａ，２ｃのみでも
よい。又、化学気相成長法（ＣＶＤ法）は必ずしも低圧
である必要はなく、比較的低温で膜を形成できるＣＶＤ
法であればなんでもよい。
【００３１】
【発明の効果】以上説明したように本発明によれば、第
１導電型の半導体領域直下の真性半導体層にのみ第１導
電型領域を形成したので、ベース層とコレクタ層との接
合領域が低減され、ベース／コレクタ接合容量が減少す
る。従って、デバイスの高速性が向上できる。
１導電型の半導体領域直下の真性半導体層にのみ第１導
電型領域を形成したので、ベース層とコレクタ層との接
合領域が低減され、ベース／コレクタ接合容量が減少す
る。従って、デバイスの高速性が向上できる。
【００３２】また、第３の絶縁膜がＣＶＤ法により短時
間に厚膜形成されるので、不純物の再分布が抑制され
る。従って、寄生容量が低減できる。
間に厚膜形成されるので、不純物の再分布が抑制され
る。従って、寄生容量が低減できる。
【図１】本発明バイポーラトランジスタの断面図であ
る。
る。
【図２】本発明バイポーラトランジスタの製造工程図で
ある。
ある。
【図３】本発明バイポーラトランジスタの製造工程図で
ある。
ある。
【図４】本発明トレンチ素子分離法の工程図である。
【図５】本発明トレンチ素子分離法の工程図である。
【図６】本発明トレンチ素子分離法の工程図である。
【図７】本発明トレンチ素子分離法の工程図である。
【図８】本発明トレンチ素子分離法の工程図である。
【図９】本発明トレンチ素子分離法の工程図である。
【図１０】本発明トレンチ素子分離法の工程図である。
【図１１】本発明トレンチ素子分離法の工程図である。
【図１２】従来のバイポーラトランジスタの断面図であ
る。
る。
【図１３】従来のトレンチ素子分離の説明図である。
１ シリコン基板 ２ａ シリコン酸化膜 ２ｂ シリコン窒化膜 ２ｃ シリコン酸化膜 ３ 浅い溝 ４ 深い溝 ５，６，８ シリコン酸化膜 ７ 多結晶シリコン層 １０１ ｎ+ 埋込層 １０２ 真性半導体層 １０３ フィールド酸化膜 １０４ ｐ型ベース層 １０５ 絶縁層 １０６ ベース引き出し電極 １０７ 絶縁膜 １０８ ｎ型コレクタ層 １０９ Ａｓドープポリシリコン層 １１０ ｎ+ エミッタ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉野 千博 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 臼田 宏治 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 片伯部 一郎 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (2)
- 【請求項１】 第１導電型の半導体基板上に形成された
真性半導体層と、この真性半導体層上に形成された第２
導電型のベース層と、このベース層の所定部上に形成さ
れた開口部を有する第１の絶縁層と、この開口部を除く
前記ベース層上及び前記第１の絶縁層上に形成された表
面が第２の絶縁層で覆われたベース引き出し部と、前記
開口部直下の前記ベース層の表面に形成された第１導電
型のエミッタ層と、前記開口部直下の前記真性半導体層
中に形成された第１導電型のコレクタ層とを具備したこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１の絶縁膜を選択的に
形成する工程と、この第１の絶縁膜をマスクに前記半導
体基板を異方性エッチングし第１の溝を形成する工程
と、この第１の溝の所定位置に選択的に第２の溝を形成
する工程と、前記第１及び第２の溝の表面を熱酸化し第
２の絶縁膜を形成する工程と、この第２の絶縁膜上にＣ
ＶＤ法により第３の絶縁膜を形成する工程と、前記第２
の溝に導体膜を埋め込む工程と、前記第１の溝に絶縁物
を埋め込む工程とを具備したことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23488891A JPH0574794A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23488891A JPH0574794A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574794A true JPH0574794A (ja) | 1993-03-26 |
Family
ID=16977894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23488891A Pending JPH0574794A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008082779A (ja) * | 2006-09-26 | 2008-04-10 | Japan Atomic Energy Agency | 複合型廃棄体確認システム |
-
1991
- 1991-09-13 JP JP23488891A patent/JPH0574794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008082779A (ja) * | 2006-09-26 | 2008-04-10 | Japan Atomic Energy Agency | 複合型廃棄体確認システム |
| JP4649580B2 (ja) * | 2006-09-26 | 2011-03-09 | 独立行政法人 日本原子力研究開発機構 | 複合型廃棄体確認システム |
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