JPH0574732A - Formation method of contact hole - Google Patents
Formation method of contact holeInfo
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- JPH0574732A JPH0574732A JP23434191A JP23434191A JPH0574732A JP H0574732 A JPH0574732 A JP H0574732A JP 23434191 A JP23434191 A JP 23434191A JP 23434191 A JP23434191 A JP 23434191A JP H0574732 A JPH0574732 A JP H0574732A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、半導体基板の表面の
絶縁膜に電極をコンタクトさせるためのコンコンタクト
ホールを開ける方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole for contacting an electrode with an insulating film on the surface of a semiconductor substrate.
【0002】[0002]
【従来の技術】シリコンウエハ等の半導体基板に半導体
素子の形成等を行った場合、半導体基板の表面には絶縁
膜が形成されており、絶縁膜の所定位置でアルミニウム
電極(配線)が絶縁膜を貫通してコンタクトしている。
そのため、製造過程においては、半導体基板表面の絶縁
膜の所定位置に電極をコンタクトさせるためのコンコン
タクトホールを開ける工程がある。2. Description of the Related Art When a semiconductor element is formed on a semiconductor substrate such as a silicon wafer, an insulating film is formed on the surface of the semiconductor substrate, and an aluminum electrode (wiring) is formed on the insulating film at a predetermined position. It penetrates through and is in contact.
Therefore, in the manufacturing process, there is a step of forming a contact hole for contacting the electrode at a predetermined position of the insulating film on the surface of the semiconductor substrate.
【0003】従来のコンタクトホールの形成工程では、
具体的には、図9にみるように、表面にシリコン酸化膜
(絶縁膜)52を備えるとともに絶縁膜52の上に、コ
ンタクトホール形成位置に窓53aを有するマスク53
を備える半導体基板51を準備しておいて、この半導体
基板51に対しエッチング処理を施し、前記窓53aの
ところの絶縁膜52を除去しコンタクトホール55を開
けている。In the conventional contact hole forming process,
Specifically, as shown in FIG. 9, a mask 53 having a silicon oxide film (insulating film) 52 on its surface and having a window 53a at a contact hole formation position on the insulating film 52.
The semiconductor substrate 51 having the above is prepared, and the semiconductor substrate 51 is etched to remove the insulating film 52 at the window 53a and open the contact hole 55.
【0004】そして、コンタクトホール形成の後、アル
ミニウム膜をスパッタリングで堆積し、引き続いて、フ
ォトレジスト液を塗布しパターンニングして電極(配
線)パターンのフォトレジストマスクを形成してからエ
ッチング処理した後でマスクを除去すれば、図10にみ
るように、半導体基板51の表面に絶縁膜52を貫通し
てコンタクトするアルミニウム電極58が形成されるこ
とになる。After forming the contact hole, an aluminum film is deposited by sputtering, and subsequently, a photoresist solution is applied and patterned to form a photoresist mask of an electrode (wiring) pattern, and then an etching treatment is performed. If the mask is removed by, the aluminum electrode 58 which is in contact with the surface of the semiconductor substrate 51 through the insulating film 52 is formed as shown in FIG.
【0005】しかしながら、半導体素子の小型化等でコ
ンタクトホールのサイズが小さくなるに伴い、アルミニ
ウム電極58のコンタクトホール側壁部58aでは膜厚
が薄くなるという問題が起こってきた。それで、最近で
は、ホール側壁部58aの膜厚不足を解消するために、
以下のようにしてコンタクトホールを開けている。すな
わち、図11にみるように、表面にシリコン酸化膜(絶
縁膜)62を備えるとともに絶縁膜62の上に、コンタ
クトホール形成位置に窓63aを有するマスク63を備
える半導体基板61を準備して、この半導体基板61に
対し等方性ドライエッチング処理ないし(例えば、フッ
酸系溶液による)ウェットエッチング処理を施し窓63
aのところの絶縁膜62を途中まで除去しておいて、つ
いで、図12にみるように、異方性エッチング(例えば
反応性イオンエッチング)処理を施して残りの部分を除
去し、コンタクトホール65を開けるのである。However, as the size of the contact hole becomes smaller due to the miniaturization of the semiconductor element and the like, there arises a problem that the film thickness of the contact hole side wall portion 58a of the aluminum electrode 58 becomes thinner. Therefore, recently, in order to eliminate the insufficient thickness of the hole side wall portion 58a,
The contact hole is opened as follows. That is, as shown in FIG. 11, a semiconductor substrate 61 having a silicon oxide film (insulating film) 62 on its surface and a mask 63 having a window 63a at a contact hole formation position on the insulating film 62 is prepared. This semiconductor substrate 61 is subjected to an isotropic dry etching process or a wet etching process (for example, with a hydrofluoric acid-based solution) to form a window 63.
The insulating film 62 at a is partially removed, and then, as shown in FIG. 12, anisotropic etching (for example, reactive ion etching) is performed to remove the remaining portion, and the contact hole 65 is removed. Open the door.
【0006】そして、コンタクトホール形成の後、アル
ミニウム膜をスパッタリングで堆積し、引き続いて、フ
ォトレジスト液を塗布しパターンニングして電極(配
線)パターンのフォトレジストマスクを形成してからエ
ッチング処理した後でマスクを除去すれば、図13にみ
るように、半導体基板61の表面に絶縁膜62を貫通し
てコンタクトするアルミニウム電極68が形成される。
このコンタクトホール65は外側に開いた盃状の形状で
あるため、アルミニウム電極68のコンタクトホール側
壁部68aでも膜厚みは十分にあり、従来の膜厚不足の
問題が解消できることになる。Then, after forming the contact hole, an aluminum film is deposited by sputtering, and subsequently, a photoresist solution is applied and patterned to form a photoresist mask of an electrode (wiring) pattern, followed by etching treatment. When the mask is removed with, the aluminum electrode 68 that contacts the insulating film 62 is formed on the surface of the semiconductor substrate 61 as shown in FIG.
Since the contact hole 65 has a cup-like shape that opens to the outside, the contact hole side wall 68a of the aluminum electrode 68 has a sufficient film thickness, and the conventional problem of insufficient film thickness can be solved.
【0007】[0007]
【発明が解決しようとする課題】しかし、後者のコンタ
クトホールの形成方法の場合には、ホール断面形状が大
きくばらついて一定せず、ホール断面形状に対するコン
トロール性が良くなく様々なホール断面形状に個々に対
応することが難しいという問題がある。ホール断面形状
に大きなバラツキが出るのは、酸化膜を途中まで除去す
る最初の等方性エッチングで掘る(図11に示す)深さ
Kが一定しないからである。酸化膜62にはエッチング
速度(エッチングレート)のバラツキが結構あって、こ
れがそのまま深さKのバラツキとなって出てくるのであ
る。一方、後者のコンタクトホールの形成方法の場合、
ホール断面形状のコントロール要素は、事実上、等方性
エッチングの処理時間の長短による深さKの調節だけで
あるが、上記のように、酸化膜62のエッチング速度の
バラツキにより深さK自体が中々一定しないために、等
方性エッチングの処理時間の長短でホール断面形状をコ
ントロールするのには限界があり、様々なホール断面形
状に個々に対応することは出来ない。However, in the case of the latter method of forming a contact hole, the hole cross-sectional shape varies widely and is not constant, the controllability of the hole cross-sectional shape is poor, and various hole cross-sectional shapes are not individually controlled. There is a problem that it is difficult to deal with. The reason why the hole cross-sectional shape greatly varies is that the depth K (shown in FIG. 11) dug by the first isotropic etching that partially removes the oxide film is not constant. The oxide film 62 has a considerable variation in the etching rate (etching rate), and this directly appears as a variation in the depth K. On the other hand, in the latter method of forming a contact hole,
The control element of the hole cross-sectional shape is, in effect, only the adjustment of the depth K depending on the length of the isotropic etching processing time. However, as described above, the depth K itself varies due to the variation in the etching rate of the oxide film 62. Since it is not constant throughout, the control of the hole cross-sectional shape is limited by the length of the processing time of isotropic etching, and it is not possible to individually cope with various hole cross-sectional shapes.
【0008】この発明は、上記事情に鑑み、ホール断面
形状のバラツキが少なく、様々なホール断面形状に個々
に適切に対応することができるコンタクトホールの形成
方法を提供することを課題とする。In view of the above circumstances, it is an object of the present invention to provide a method for forming a contact hole, which has a small variation in hole cross-sectional shape and can appropriately cope with various hole cross-sectional shapes.
【0009】[0009]
【課題を解決するための手段】前記課題を解決するた
め、この発明のコンタクトホールの形成方法では、表面
に絶縁膜を備えるとともにこの絶縁膜の上に、コンタク
トホール形成位置に窓を有するマスクを備える半導体基
板を準備しておいて、この半導体基板に対しエッチング
処理を施し、前記窓のところの絶縁膜を除去しコンタク
トホールを開けるにあたって、前記絶縁膜が、エッチン
グされる速度の異なる二つの酸化膜を、エッチング速度
の遅い酸化膜が半導体基板に近い側にくるように積層し
てなる絶縁膜であり、前記エッチング処理として、異方
性エッチングと等方性エッチングを施すことにより、前
記両酸化膜を貫通し半導体基板から遠い側の酸化膜層の
孔径が半導体基板から近い側の酸化膜層の孔径よりも広
くなっている貫通孔を前記コンタクトホールとして形成
するようにしている。In order to solve the above problems, in the method of forming a contact hole of the present invention, a mask having a surface with an insulating film and having a window at a contact hole forming position is formed on the insulating film. When a semiconductor substrate to be provided is prepared, the semiconductor substrate is subjected to an etching treatment, the insulating film at the window is removed, and a contact hole is opened, the insulating film is oxidized by two oxides having different etching rates. An insulating film formed by laminating an oxide film having a slow etching rate on the side closer to the semiconductor substrate. By performing anisotropic etching and isotropic etching as the etching treatment, both oxides are formed. A through hole that penetrates through the film and has a larger hole diameter in the oxide film layer on the side far from the semiconductor substrate than in the oxide film layer on the side closer to the semiconductor substrate. And so as to form a contact hole.
【0010】通常、図4にみるように、異方性エッチン
グにより上下両酸化膜2a,2bを貫通させておいてか
ら、図5にみるように、等方性エッチングにより上側
(半導体基板から遠い側)の酸化膜2bの孔径を下側
(半導体基板から近い側)の酸化膜2aの孔径よりも広
くするようにしている。上下両酸化膜にエッチング速度
差をつけるには、例えば、下側(半導体基板から近い
側)の酸化膜は堆積後にアニール処理し、上側(半導体
基板から遠い側)の酸化膜は堆積後に下側の酸化膜のア
ニール温度より低い温度でアニール処理するかアニール
処理をしないようにすればよい。Usually, as shown in FIG. 4, the upper and lower oxide films 2a and 2b are penetrated by anisotropic etching, and then, as shown in FIG. 5, isotropic etching is performed to the upper side (away from the semiconductor substrate). The hole diameter of the (side) oxide film 2b is made larger than the hole diameter of the lower (closer to the semiconductor substrate) oxide film 2a. To make a difference in etching rate between the upper and lower oxide films, for example, the lower (closer to the semiconductor substrate) oxide film is annealed after deposition, and the upper (farther from the semiconductor substrate) oxide film is lower after deposition. The annealing process may be performed at a temperature lower than the annealing temperature of the oxide film or the annealing process may not be performed.
【0011】この発明で使われる異方性エッチング処理
としては、反応性イオンエッチング等が例示され、等方
性エッチング処理としては、フッ酸水溶液を用いるウエ
ットエッチングや等方性ドライエッチング等が例示され
る。Examples of the anisotropic etching treatment used in the present invention include reactive ion etching and the like, and examples of the isotropic etching treatment include wet etching using an aqueous solution of hydrofluoric acid and isotropic dry etching. It
【0012】[0012]
【作用】この発明の場合、コンタクトホール形成対象の
絶縁膜が、エッチング速度(エッチングレート)の異な
る二つの酸化膜を半導体基板からみてエッチング速度の
遅い(エッチングレートの遅い)酸化膜が下側にくるよ
うに積層してなる絶縁膜である。その結果、孔径を広く
した部分の深さL(図5に示す)は一定となり、従来よ
りも安定したものとなる。例えば、図4にみるように、
異方性エッチングに上下両酸化膜2a,2bに貫通孔4
を開けて、図5にみるように、等方性エッチングにより
上側の酸化膜2bでの孔径を下側の酸化膜2aでの孔径
よりも広くする場合、下側の酸化膜2aはエッチング速
度が遅いために酸化膜2aでは殆ど孔径が広がらず、孔
径の広い部分は実質的に上側の酸化膜2bだけとなり、
深さLは常に酸化膜2bの厚みに略等しくなる。したが
って、酸化膜2bの厚みが一定であれば、深さLも一定
となる。事実、酸化膜の厚み精度は良くて厚みは一定し
ており、深さLは一定になる。このように深さLが一定
になった結果、ホール断面形状のバラツキが従来よりも
少なくなる。In the case of the present invention, the insulating film for contact hole formation has two oxide films having different etching rates (etching rates) as viewed from the semiconductor substrate, with the oxide film having a slower etching rate (slow etching rate) facing downward. It is an insulating film that is laminated so as to be bent. As a result, the depth L (shown in FIG. 5) of the portion where the hole diameter is widened becomes constant and becomes more stable than before. For example, as shown in Figure 4,
Through holes 4 are formed in both upper and lower oxide films 2a and 2b by anisotropic etching.
As shown in FIG. 5, when the hole diameter in the upper oxide film 2b is made wider than the hole diameter in the lower oxide film 2a by isotropic etching, the etching rate of the lower oxide film 2a is increased. Since the oxide film 2a is slow, the hole diameter hardly expands, and the portion with the large hole diameter is substantially only the upper oxide film 2b.
The depth L is always substantially equal to the thickness of the oxide film 2b. Therefore, if the thickness of the oxide film 2b is constant, the depth L is also constant. In fact, the thickness accuracy of the oxide film is good and the thickness is constant, and the depth L is constant. As a result of the depth L becoming constant in this way, variations in hole cross-sectional shape become smaller than in the conventional case.
【0013】この発明の場合、上の説明から、上側の酸
化膜2bの厚みを変えれば深さLが変わり、等方性エッ
チングの処理時間を変えれば、上側の酸化膜2bの孔径
の広がりの程度が深さLが余り変化することなく変わ
り、これら上側の酸化膜2bの厚みと等方性エッチング
の処理時間は個別に変更可能であることが分かる。一
方、深さLと酸化膜2bでの孔径の広がりはホール断面
形状を決定する要素である。したがって、上側の酸化膜
2bの厚みを変えて深さLを高精度で調節したり、上側
の酸化膜2bでの孔径の広がりの程度を等方性エッチン
グの処理時間で調節したりすれば、ホール断面形状をコ
ントロールすることができることになる。つまり、この
発明では、様々なホール断面形状に個々に適切に対応す
ることができるのである。In the case of the present invention, from the above description, if the thickness of the upper oxide film 2b is changed, the depth L is changed, and if the processing time of the isotropic etching is changed, the hole diameter of the upper oxide film 2b is increased. It can be seen that the depth L does not change so much and the thickness of the upper oxide film 2b and the processing time of the isotropic etching can be individually changed. On the other hand, the depth L and the spread of the hole diameter in the oxide film 2b are factors that determine the hole cross-sectional shape. Therefore, if the thickness L of the upper oxide film 2b is changed to adjust the depth L with high accuracy, or if the degree of expansion of the hole diameter in the upper oxide film 2b is adjusted by the processing time of isotropic etching, It is possible to control the hole cross-sectional shape. That is, in the present invention, various hole cross-sectional shapes can be appropriately dealt with individually.
【0014】[0014]
【実施例】以下、この発明の実施例を説明する。まず、
図1にみるように、表面部分にn型不純物高濃度領域1
aが形成されているp型シリコン半導体基板(ウエハ)
1の表面にCVD法により酸化シリコンを堆積し900
℃の温度でアニール処理して(基板1に近い下側にく
る)シリコン酸化膜2aを形成する。続いて、図2にみ
るように、シリコン酸化膜2aの上にCVD法によりP
SG(リンガラス)膜を堆積して(アニール処理はしな
い)シリコン酸化膜2bを積層形成すれば、シリコン酸
化膜2a,2bからなる絶縁膜2がp型シリコン半導体
基板1の表面に形成されることになる。Embodiments of the present invention will be described below. First,
As shown in FIG. 1, the n-type impurity high concentration region 1 is formed on the surface portion.
p-type silicon semiconductor substrate (wafer) on which a is formed
900 is deposited on the surface of No. 1 by the CVD method.
The silicon oxide film 2a is formed by annealing at a temperature of .degree. C. (the lower side closer to the substrate 1). Then, as shown in FIG. 2, P is formed on the silicon oxide film 2a by the CVD method.
By depositing an SG (phosphorus glass) film (without annealing treatment) to form a laminated silicon oxide film 2b, an insulating film 2 composed of the silicon oxide films 2a and 2b is formed on the surface of the p-type silicon semiconductor substrate 1. It will be.
【0015】絶縁膜2の形成後、図3にみるように、フ
ォトレジスト液を塗布しパターンニングすることにより
絶縁膜2の上へコンタクトホール形成位置に窓3aを有
するマスク3を形成する。これで、表面に絶縁膜2を備
えるとともにこの絶縁膜2の上にコンタクトホール形成
位置に窓3aを有するマスク3を備える半導体基板1が
準備出来たことになる。After forming the insulating film 2, as shown in FIG. 3, a mask solution 3 having a window 3a at a contact hole forming position is formed on the insulating film 2 by applying a photoresist solution and patterning. Thus, the semiconductor substrate 1 having the insulating film 2 on the surface and the mask 3 having the window 3a at the contact hole forming position on the insulating film 2 is prepared.
【0016】続いて、マスク3を形成した半導体基板1
に対し、異方性エッチング(例えば、反応性イオンエッ
チング)処理を施し、図4にみるように、上下両酸化膜
2a,2bを貫通する貫通孔4を形成する。異方性エッ
チング処理であるため貫通孔4の断面は窓3aとほぼ同
じ形である。貫通孔4を絶縁膜2にあけた後、非常に薄
いフッ酸水溶液を用いてウェットエッチングを施し、図
5にみるように、上側の酸化膜2bでの孔径を下側の酸
化膜2aでの孔径よりも広くすればコンタクトホール6
が開く。この時、下側の酸化膜2aも若干はエッチング
されるが、先のアニール処理でエッチングされる速度が
非常に遅いために(図5に示す)深さLは殆ど変化なく
酸化膜2bの厚みに略等しい。酸化膜2bの孔径の拡大
の程度はウエットエッチング時間で決まる。Subsequently, the semiconductor substrate 1 on which the mask 3 is formed
Then, anisotropic etching (for example, reactive ion etching) is performed to form a through hole 4 penetrating both upper and lower oxide films 2a and 2b as shown in FIG. Since the etching is anisotropic etching, the cross section of the through hole 4 has substantially the same shape as the window 3a. After forming the through hole 4 in the insulating film 2, wet etching is performed using a very thin hydrofluoric acid aqueous solution, and as shown in FIG. 5, the hole diameter in the upper oxide film 2b is changed to that in the lower oxide film 2a. Contact hole 6 if wider than hole diameter
Opens. At this time, the lower oxide film 2a is also slightly etched, but since the etching rate in the previous annealing process is very slow, the depth L (shown in FIG. 5) hardly changes, and the thickness of the oxide film 2b does not change. Is approximately equal to. The degree of enlargement of the hole diameter of the oxide film 2b is determined by the wet etching time.
【0017】コンタクトホール6形成の後、マスク3を
除去し、900℃程度の温度でアニール処理し酸化膜2
bをガラス化しておいて、アルミニウム膜をスパッタリ
ングで堆積し、引き続いて、フォトレジスト液を塗布し
パターンニングして電極(配線)パターンのフォトレジ
ストマスクを形成してからエッチング処理した後でマス
クを除去すれば、図6にみるように、半導体基板1の表
面に絶縁膜2を貫通してコンタクトするアルミニウム電
極8が形成される。コンタクトホール6が外側に開いた
盃状の形状であるため、アルミニウム電極8のコンタク
トホール側壁部8aでも膜厚みは十分にある。After the contact hole 6 is formed, the mask 3 is removed, and the oxide film 2 is annealed at a temperature of about 900.degree.
After b is vitrified, an aluminum film is deposited by sputtering, and then a photoresist solution is applied and patterned to form a photoresist mask of an electrode (wiring) pattern, and then an etching process is performed to remove the mask. If removed, as shown in FIG. 6, an aluminum electrode 8 is formed on the surface of the semiconductor substrate 1 so as to penetrate the insulating film 2 and make contact therewith. Since the contact hole 6 has a cup-shaped shape that opens outward, the film thickness is sufficient even at the contact hole side wall portion 8a of the aluminum electrode 8.
【0018】この発明は、上記実施例に限らない。例え
ば、図3の状態において、等方性エッチングで、図7に
みるように、上側の酸化膜2bを開口し、ついで、図8
にみるように、異方性エッチングで下側の酸化膜2aを
開口して絶縁膜2を貫通するコンタクトホール6を形成
するようにしてもよい。深さLを一定にするには、等方
性エッチングの処理時間を酸化膜2bの底面まで確実に
開口するように十分長く設定しておけばよい。酸化膜2
bの底面まで開口した後も等方性エッチングが続く場合
が出てくるけれど、等方性エッチングが続いても、酸化
膜2aはエッチング速度が遅く殆ど開口されないため、
深さLは一定となり、ホール断面形状のバラツキが少な
くなる。The present invention is not limited to the above embodiment. For example, in the state of FIG. 3, isotropic etching is performed to open the upper oxide film 2b as shown in FIG.
As will be seen from the above, the lower oxide film 2a may be opened by anisotropic etching to form the contact hole 6 penetrating the insulating film 2. In order to make the depth L constant, the processing time of isotropic etching may be set long enough to surely open up to the bottom surface of the oxide film 2b. Oxide film 2
Although the isotropic etching may continue even after the opening to the bottom surface of b, the oxide film 2a has a low etching rate and is hardly opened even if the isotropic etching continues.
The depth L is constant, and variations in hole cross-sectional shape are reduced.
【0019】[0019]
【発明の効果】以上に述べたように、この発明にかかる
コンタクトホール形成方法の場合、孔径を広くした部分
の深さが一定となるため、ホール断面形状のバラツキが
従来よりも少なくなり、しかも、上側の酸化膜の厚み変
更や等方性エッチングの処理時間の調節によりホール断
面形状の正確なコントロールが可能であるため、様々な
ホール断面形状に個々に適切に対応することができるか
ら、非常に有用である。As described above, in the method of forming a contact hole according to the present invention, since the depth of the portion having a wide hole diameter is constant, the variation in the sectional shape of the hole is smaller than before, and Since the hole cross-section shape can be accurately controlled by changing the thickness of the upper oxide film and adjusting the processing time of isotropic etching, it is possible to respond appropriately to various hole cross-section shapes. Useful for.
【図1】実施例での絶縁膜形成工程の前半の様子をあら
わす断面図である。FIG. 1 is a cross-sectional view showing a first half of an insulating film forming step in an example.
【図2】実施例での絶縁膜形成工程の後半の様子をあら
わす断面図である。FIG. 2 is a cross-sectional view showing the latter half of the insulating film forming step in the example.
【図3】実施例でのマスク形成工程の様子をあらわす断
面図である。FIG. 3 is a cross-sectional view showing a state of a mask forming process in an example.
【図4】実施例でのコンタクトホール開口工程の前半の
様子をあらわす断面図である。FIG. 4 is a cross-sectional view showing the first half of the step of opening a contact hole in an example.
【図5】実施例でのコンタクトホール開口工程の後半の
様子をあらわす断面図である。FIG. 5 is a cross-sectional view showing the latter half of the contact hole opening step in the example.
【図6】実施例でのアルミニウム電極形成工程の様子を
あらわす断面図である。FIG. 6 is a cross-sectional view showing a state of an aluminum electrode forming step in the example.
【図7】他の例でのコンタクトホール開口工程の前半の
様子をあらわす断面図である。FIG. 7 is a cross-sectional view showing the first half of the step of opening a contact hole in another example.
【図8】他の例でのコンタクトホール開口工程の後半の
様子をあらわす断面図である。FIG. 8 is a cross-sectional view showing a latter half of a contact hole opening step in another example.
【図9】従来法でのコンタクトホール開口工程の様子を
あらわす断面図である。FIG. 9 is a cross-sectional view showing a state of a contact hole opening step in the conventional method.
【図10】従来法でのアルミニウム電極形成工程の様子を
あらわす断面図である。FIG. 10 is a cross-sectional view showing a state of an aluminum electrode forming step in a conventional method.
【図11】他の従来法でのコンタクトホール開口工程の前
半の様子をあらわす断面図である。FIG. 11 is a cross-sectional view showing a first half of a contact hole opening step in another conventional method.
【図12】他の従来法でのコンタクトホール開口工程の後
半の様子をあらわす断面図である。FIG. 12 is a cross-sectional view showing a latter half of a contact hole opening step in another conventional method.
【図13】他の従来法でのアルミニウム電極形成工程の様
子をあらわす断面図である。FIG. 13 is a cross-sectional view showing a state of an aluminum electrode forming step in another conventional method.
1 半導体基板 2 絶縁膜 2a 酸化膜 2b 酸化膜 3 マスク 3a 窓 6 コンタクトホール 8 アルミニウム電極 1 semiconductor substrate 2 insulating film 2a oxide film 2b oxide film 3 mask 3a window 6 contact hole 8 aluminum electrode
Claims (3)
膜の上に、コンタクトホール形成位置に窓を有するマス
クを備える半導体基板を準備しておいて、この半導体基
板に対しエッチング処理を施し、前記窓のところの絶縁
膜を除去しコンタクトホールを開けるようにするコンタ
クトホールの形成方法において、前記絶縁膜が、エッチ
ングされる速度の異なる二つの酸化膜を、エッチング速
度の遅い酸化膜が半導体基板に近い側にくるように積層
してなる絶縁膜であり、前記エッチング処理として、異
方性エッチングと等方性エッチングを施すことにより、
前記両酸化膜を貫通し半導体基板から遠い側の酸化膜層
の孔径が半導体基板から近い側の酸化膜層の孔径よりも
広くなっている貫通孔を前記コンタクトホールとして形
成することを特徴とするコンタクトホールの形成方法。1. A semiconductor substrate having an insulating film on its surface and a mask having a window at a contact hole formation position on the insulating film is prepared, and the semiconductor substrate is subjected to etching treatment, In a method of forming a contact hole in which an insulating film at a window is removed and a contact hole is opened, the insulating film has two oxide films having different etching rates, and the oxide film having a slow etching rate is used as a semiconductor substrate. It is an insulating film that is laminated so as to come closer to the side, by performing anisotropic etching and isotropic etching as the etching treatment,
A through hole is formed as the contact hole, the through hole penetrating both the oxide films and having a hole diameter of the oxide film layer on the side far from the semiconductor substrate is larger than that of the oxide film layer on the side closer to the semiconductor substrate. Method of forming contact hole.
貫通させておいてから、等方性エッチングにより半導体
基板から遠い側の酸化膜層の孔径を半導体基板から近い
側の酸化膜層の孔径よりも拡くする請求項1記載のコン
タクトホールの形成方法。2. The upper and lower oxide films are penetrated by anisotropic etching, and then the isotropic etching is performed to change the hole diameter of the oxide film layer on the side far from the semiconductor substrate to the hole diameter of the oxide film layer on the side closer to the semiconductor substrate. The method of forming a contact hole according to claim 1, wherein the contact hole is wider than the contact hole.
にアニール処理され、半導体基板から遠い側の酸化膜は
堆積後にその下の半導体基板から近い側の酸化膜のアニ
ール温度より低い温度でアニール処理されているかアニ
ール処理されていないことにより、上下両酸化膜にエッ
チング速度差がついている請求項1または2記載のコン
タクトホールの形成方法。3. An oxide film on the side closer to the semiconductor substrate is annealed after deposition, and an oxide film on the side farther from the semiconductor substrate is annealed after deposition at a temperature lower than the annealing temperature of the oxide film on the side closer to the semiconductor substrate below. 3. The method of forming a contact hole according to claim 1, wherein the upper and lower oxide films have a difference in etching rate depending on whether they are processed or not annealed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23434191A JPH0574732A (en) | 1991-09-13 | 1991-09-13 | Formation method of contact hole |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23434191A JPH0574732A (en) | 1991-09-13 | 1991-09-13 | Formation method of contact hole |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0574732A true JPH0574732A (en) | 1993-03-26 |
Family
ID=16969473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23434191A Pending JPH0574732A (en) | 1991-09-13 | 1991-09-13 | Formation method of contact hole |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0574732A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7178645B2 (en) | 2003-08-13 | 2007-02-20 | Akebono Brake Industry Co., Ltd. | Brake apparatus having automatic clearance adjusting mechanism with overadjustment preventer |
CN111785640A (en) * | 2020-08-26 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | A method for adjusting the angle of oxide field plate in LDMOS transistor |
US11171042B2 (en) | 2017-11-13 | 2021-11-09 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
1991
- 1991-09-13 JP JP23434191A patent/JPH0574732A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7178645B2 (en) | 2003-08-13 | 2007-02-20 | Akebono Brake Industry Co., Ltd. | Brake apparatus having automatic clearance adjusting mechanism with overadjustment preventer |
US11171042B2 (en) | 2017-11-13 | 2021-11-09 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
US11574840B2 (en) | 2017-11-13 | 2023-02-07 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
CN111785640A (en) * | 2020-08-26 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | A method for adjusting the angle of oxide field plate in LDMOS transistor |
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