JPH0547784A - Formation of gate electrode - Google Patents
Formation of gate electrodeInfo
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- JPH0547784A JPH0547784A JP3205256A JP20525691A JPH0547784A JP H0547784 A JPH0547784 A JP H0547784A JP 3205256 A JP3205256 A JP 3205256A JP 20525691 A JP20525691 A JP 20525691A JP H0547784 A JPH0547784 A JP H0547784A
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- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体デバイス・プロ
セス工程に関し、特にＭＯＳのゲ−ト電極として用いら
れているリンド−プＰｏｌｙ−Ｓｉの形状を整えること
により、電気的特性の安定化をはかるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device process step, and in particular, stabilizes electrical characteristics by adjusting the shape of a Lind-Poly-Si used as a gate electrode of MOS. It is a measure.
【０００２】[0002]
【従来の技術】一般に、ゲ−ト電極形状がマスク通りに
できていないと、電気的特性が安定化しない。このゲ−
ト電極の形状を整える方法として、Ｒ．Ｉ．Ｅ．（Reac
tive Ion Etching）という技術がある。この技術は、活
性化されたイオンを加速し、イオンがウェハ表面に衝突
するときのスパッタリングによってエッチングする物理
的エッチングと、化学反応を利用した化学的エッチング
を組み合わせた相補的エッチングであり、異方性と選択
性を期待するものである。なお、異方性とは、Ｐｏｌｙ
−Ｓｉ層が下地酸化膜に対して垂直に切られていること
をいう。また、ノンド−プＰｏｌｙ−Ｓｉとリンド−プ
Ｐｏｌｙ−Ｓｉでは、そのエッチング特性の違いから、
前者は、異方性が保たれ易いのに対し、後者は異方性が
保たれ難かった。2. Description of the Related Art In general, unless the gate electrode is shaped as a mask, the electrical characteristics are not stabilized. This game
As a method for adjusting the shape of the electrode, the R. I. E. (Reac
There is a technology called tive Ion Etching). This technology is a complementary etching that combines physical etching in which activated ions are accelerated and etched by sputtering when the ions collide with the wafer surface, and chemical etching utilizing a chemical reaction. It expects sex and selectivity. In addition, anisotropy means Poly.
-It means that the Si layer is cut perpendicularly to the underlying oxide film. In addition, due to the difference in etching characteristics between non-doped Poly-Si and rind-poly Poly-Si,
The former is easy to maintain the anisotropy, while the latter is difficult to maintain the anisotropy.
【０００３】電気的特性を安定化するために、ゲ−ト電
極の形状を整える必要があるが、従来のように、Ｒ．
Ｉ．Ｅ．技術をそのままリンド−プＰｏｌｙ−Ｓｉのエ
ッチングに使用する方法では、異方性が保ち難く、形状
の安定化が困難で、理想的な異方性からは程遠いテ−パ
状や逆テ−パ状となり、電気的特性が不安定となる。特
に、微細化されればされる程、その影響は大きくなる。In order to stabilize the electric characteristics, it is necessary to arrange the shape of the gate electrode.
I. E. In the method in which the technique is directly used for the etching of the rind-poly-Si, it is difficult to maintain the anisotropy and it is difficult to stabilize the shape. And the electrical characteristics become unstable. In particular, the smaller the size, the greater the effect.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、このような
上記従来技術の課題を踏まえてなされたものであり、ゲ
−ト用リンド−プＰｏｌｙ−Ｓｉの形状を理想的な異方
性に安定化でき、電気的特性を安定化できるゲ−ト電極
の形成方法を提供することを目的としたものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems of the prior art, and makes the shape of the gate poly-Si for gates ideally anisotropic. It is an object of the present invention to provide a method for forming a gate electrode that can stabilize and stabilize electrical characteristics.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
の本発明は、ノンド−プ状態でＰｏｌｙ−Ｓｉエッチン
グを行って、異方性の保たれた形状を形成しておき、層
間膜を堆積した後、平坦化を施し、Ｐｏｌｙ−Ｓｉの表
面が表われるまで層間膜をエッチバックした後、ｎ型不
純物をＰｏｌｙ−Ｓｉに拡散させることにより、ゲ−ト
用リンド−プＰｏｌｙ−Ｓｉを異方性の保たれた形状に
安定化するようにしたことを特徴とするものである。According to the present invention for solving the above problems, poly-Si etching is performed in a non-doped state to form an anisotropic shape, and an interlayer film is formed. After the deposition, planarization is performed, the interlayer film is etched back until the surface of Poly-Si appears, and then the n-type impurity is diffused into Poly-Si, thereby forming the gate poly-Si for gate. It is characterized in that the shape is stabilized so as to maintain anisotropy.
【０００６】[0006]
【作用】本発明によれば、ノンド−プＰｏｌｙ−Ｓｉを
まずＲ．Ｉ．Ｅ．によってエッチングし、ソ−ス・ドレ
イン形成工程を経た後で、層間用ガラス膜をはり、熱工
程によって平坦化したガラス層をノンド−プＰｏｌｙ−
Ｓｉの最頭部が見えるまで、全面エッチバックし、その
後で、Ｐｏｌｙ−Ｓｉのリンド−プ工程を行う。このよ
うな工程を経て、形状の整ったゲ−ト電極が形成され
る。According to the present invention, the non-doped Poly-Si is first processed into R. I. E. After the etching and the source / drain formation step, the interlayer glass film is peeled off, and the glass layer flattened by the heat step is non-doped Poly-
The entire surface is etched back until the top of Si is visible, and then a Poly-Si rind step is performed. Through these steps, a gate electrode having a regular shape is formed.
【０００７】[0007]
【実施例】以下、本発明を図面に基づいて説明する。図
１および図２は本発明のゲ−ト電極の形成方法を説明す
るためのＰＭＯＳの形成工程図である。なお、ＰＭＯＳ
形成工程は概略説明するのみとし、その中で本発明に関
する工程（図中、※印）のみ詳細に説明することとす
る。 工程１，２，３：ｎ型基板の片面にフィ−ルド酸化，ゲ
−ト酸化を行う。 工程４：その上にＰｏｌｙ−Ｓｉを堆積する。 工程５：レジストのパタ−ンニングを行う。 工程６：Ｒ．Ｉ．Ｅ．により、ゲ−ト電極用Ｐｏｌｙ−
Ｓｉの形状を整える。この時、ノンド−プＰｏｌｙ−Ｓ
ｉであるため、理想的な異方性が保たれたゲ−ト電極用
Ｐｏｌｙ−Ｓｉが形成される。例えば、図３に示すよう
に、ＣＣｌ4 ＋Ｓｉ→ＳｉＣｌ4 ＋Ｃという化学反応を
例にとった場合、ノンド−プＰｏｌｙ−Ｓｉの場合
（イ）、Ｃｌは特定の吸着サイトに結合したまま動か
ず、入射するＣｌ原子が下地基板に侵入することを阻止
し、その結果、化学的なイオンアシスト効果が低減す
る。即ち、物理的なスパッタによるエッチングが主流と
なり、異方性が保たれ易い。一方、リンド−プＰｏｌｙ
−Ｓｉの場合（ロ）、ｎ型Ｐｏｌｙ−Ｓｉになるので、
フェルミ準位は引き上げられ、吸着したＣｌ原子はＳｉ
から電子交換を受けてイオン化し、移動し易くなる。そ
のため、入射するＣｌ原子が下地基板に侵入し易くな
り、エッチング速度が増加し、横方向にもＣｌ原子が入
射するから、アンダ−カットが起こり易い。即ち、ノン
ド−プの場合に比べて、化学的エッチングが大きな役割
を果たす。したがって、ノンド−プＰｏｌｙ−Ｓｉの場
合、理想的な異方性が保たれることになる。 工程７：ゲ−ト・マスク用レジストを除去する。 工程８：ソ−ス・ドレイン用イオンを注入する。この
時、ゲ−ト電極形状が整っていないと、チャネル幅の制
御がうまくいかず、また、ゲ−トがマスク通りにできて
いないと、電気的特性が安定化しないという問題があっ
たが、工程６において、理想的な異方性が保たれるた
め、この点は解決できる。 工程９，１０：層間用ガラス膜を塗布し、平坦化を行
う。この時用いるガラス膜は、融点が低いＢＰＳＧ（ボ
ロンとリンを含んだシリコンガラス）などが良い。これ
は、融点が低いため、熱工程によって、平坦化し易いと
いう理由による。なお、平坦化に容易な膜とその方法と
しては、ＳＯＧとＣＶＤ酸化膜を組み合わせて、エッチ
バックする方法などによっても良い。 工程１１：平坦化したガラス層をノンド−プＰｏｌｙ−
Ｓｉの最頭部が見えるまで、全面エッチバックする。な
お、エッチバックによりゲ−ト電極の表面が表われるの
を検出する方法としては、発光スペクトルを測定する発
光分光分析法などがある。 工程１２：ゲ−ト電極（Ｐｏｌｙ−Ｓｉ）のリンド−プ
を行う。なお、この工程では、酸化膜によって、セルフ
アライメントされるため、マスクが必要ない点も利点と
なる。 工程１３：層間膜を堆積する。 工程１４：Ａｌコンタクト穴エッチングおよびＡｌ層を
形成する。 工程１５：Ａｌパタ−ンニングを行い、ＰＭＯＳが形成
される。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. 1 and 2 are process diagrams of forming a PMOS for explaining a method of forming a gate electrode according to the present invention. In addition, PMOS
The forming process will be briefly described, and only the process (* mark in the drawing) related to the present invention will be described in detail. Steps 1, 2 and 3: Field oxidation and gate oxidation are performed on one surface of the n-type substrate. Step 4: Poly-Si is deposited on it. Step 5: Pattern resist. Step 6: R.I. I. E. Enables the Poly- for the gate electrode.
Adjust the shape of Si. At this time, non-dope Poly-S
Since it is i, Poly-Si for a gate electrode is formed with ideal anisotropy maintained. For example, as shown in FIG. 3, when the chemical reaction of CCl 4 + Si → SiCl 4 + C is taken as an example, in the case of non-dope Poly-Si (a), Cl remains bound to a specific adsorption site and does not move. The incoming Cl atoms are prevented from entering the underlying substrate, and as a result, the chemical ion assist effect is reduced. That is, etching by physical sputtering becomes the mainstream, and anisotropy is easily maintained. On the other hand, Lind-Poly
In the case of -Si (b), since it becomes n-type Poly-Si,
The Fermi level is raised, and the adsorbed Cl atom becomes Si.
Receives electron exchange from the ionization, ionizes, and becomes easy to move. Therefore, the incident Cl atoms are likely to enter the base substrate, the etching rate is increased, and the Cl atoms are also incident in the lateral direction, so that undercut is likely to occur. That is, chemical etching plays a larger role than in the case of non-dope. Therefore, in the case of non-doped Poly-Si, ideal anisotropy is maintained. Step 7: The gate mask resist is removed. Step 8: Inject source / drain ions. At this time, if the gate electrode shape is not uniform, the control of the channel width will not be successful, and if the gate is not formed according to the mask, the electrical characteristics will not be stabilized. Since the ideal anisotropy is maintained in step 6, this point can be solved. Steps 9 and 10: An interlayer glass film is applied and flattened. The glass film used at this time is preferably BPSG (silicon glass containing boron and phosphorus) having a low melting point. This is because it has a low melting point and is likely to be flattened by a thermal process. As a film that can be easily planarized and a method thereof, a method of combining SOG and a CVD oxide film and etching back may be used. Step 11: The flattened glass layer is non-doped Poly-
Completely etch back until the top of Si is visible. As a method for detecting the appearance of the surface of the gate electrode by etching back, there is an emission spectroscopic analysis method for measuring an emission spectrum. Step 12: A gate electrode (Poly-Si) is rinsed. In addition, in this step, since self-alignment is performed by the oxide film, there is an advantage that a mask is not required. Step 13: Deposit an interlayer film. Step 14: Al contact hole etching and forming an Al layer. Step 15: Al patterning is performed to form a PMOS.
【０００８】このようにして、ゲ−ト用リンド−プＰｏ
ｌｙ−Ｓｉの形状を整えることができるため、電気的特
性の安定化をはかれる。[0008] In this manner, the gate pond for gate Po
Since the shape of ly-Si can be adjusted, the electrical characteristics can be stabilized.
【０００９】[0009]
【発明の効果】以上、実施例と共に具体的に説明したよ
うに、本発明によれば、ゲ−ト用リンド−プＰｏｌｙ−
Ｓｉの形状を整えることができるため、電気的特性を安
定化できるゲ−ト電極が実現できる。As described above in detail with reference to the embodiments, according to the present invention, the gate poly-poly-gate for gate is used.
Since the shape of Si can be adjusted, a gate electrode that can stabilize electric characteristics can be realized.
【図１】本発明のゲ−ト電極の形成方法を説明するため
のＰＭＯＳの形成工程図である。FIG. 1 is a process drawing of a PMOS for explaining a method of forming a gate electrode according to the present invention.
【図２】本発明のゲ−ト電極の形成方法を説明するため
のＰＭＯＳの形成工程図である。FIG. 2 is a process drawing of forming a PMOS for explaining a method of forming a gate electrode of the present invention.
【図３】ノンド−プＰｏｌｙ−Ｓｉとリンド−プＰｏｌ
ｙ−Ｓｉのエッチング特性の違いを説明するための図で
ある。FIG. 3 Non-doped Poly-Si and lind-pol
It is a figure for demonstrating the difference of the etching characteristic of y-Si.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display area H01L 27/088
Claims (1)
ングを行って、異方性の保たれた形状を形成しておき、
層間膜を堆積した後、平坦化を施し、Ｐｏｌｙ−Ｓｉの
表面が表われるまで層間膜をエッチバックした後、ｎ型
不純物をＰｏｌｙ−Ｓｉに拡散させることにより、ゲ−
ト用リンド−プＰｏｌｙ−Ｓｉを異方性の保たれた形状
に安定化するようにしたことを特徴とするゲ−ト電極の
形成方法。1. Poly-Si etching is performed in a non-doped state to form an anisotropic shape.
After depositing the interlayer film, flattening is performed, the interlayer film is etched back until the surface of the Poly-Si is exposed, and then n-type impurities are diffused into the Poly-Si.
A method for forming a gate electrode, characterized in that the rind poly-Si for gate is stabilized to a shape in which anisotropy is maintained.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205256A JPH0547784A (en) | 1991-08-15 | 1991-08-15 | Formation of gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205256A JPH0547784A (en) | 1991-08-15 | 1991-08-15 | Formation of gate electrode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547784A true JPH0547784A (en) | 1993-02-26 |
Family
ID=16503978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205256A Pending JPH0547784A (en) | 1991-08-15 | 1991-08-15 | Formation of gate electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547784A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953612A (en) * | 1997-06-30 | 1999-09-14 | Vlsi Technology, Inc. | Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device |
| US6074921A (en) * | 1997-06-30 | 2000-06-13 | Vlsi Technology, Inc. | Self-aligned processing of semiconductor device features |
| US6207543B1 (en) | 1997-06-30 | 2001-03-27 | Vlsi Technology, Inc. | Metallization technique for gate electrodes and local interconnects |
-
1991
- 1991-08-15 JP JP3205256A patent/JPH0547784A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953612A (en) * | 1997-06-30 | 1999-09-14 | Vlsi Technology, Inc. | Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device |
| US6074921A (en) * | 1997-06-30 | 2000-06-13 | Vlsi Technology, Inc. | Self-aligned processing of semiconductor device features |
| US6207543B1 (en) | 1997-06-30 | 2001-03-27 | Vlsi Technology, Inc. | Metallization technique for gate electrodes and local interconnects |
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