JPH0563944B2 - - Google Patents
Info
- Publication number
- JPH0563944B2 JPH0563944B2 JP58108108A JP10810883A JPH0563944B2 JP H0563944 B2 JPH0563944 B2 JP H0563944B2 JP 58108108 A JP58108108 A JP 58108108A JP 10810883 A JP10810883 A JP 10810883A JP H0563944 B2 JPH0563944 B2 JP H0563944B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- metal wiring
- layer metal
- wiring
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多層金属配線構造を利用するマスタ
ースライス方式の半導体集積回路に関する。
ースライス方式の半導体集積回路に関する。
マスタースライス方式の半導体集積回路は、複
数の素子により構成される基本セルの集合である
セル列を、半導体基板上に複数個配列形成してマ
スターチツプとし、これに金属配線を施して所望
の論理機能を実現するものである。
数の素子により構成される基本セルの集合である
セル列を、半導体基板上に複数個配列形成してマ
スターチツプとし、これに金属配線を施して所望
の論理機能を実現するものである。
従来の一般的なマスタースライス方式による
CMOS集積回路では、第１層金属配線と第２層
金属配線を用いて各基本セル内での回路機能を実
現している。そしてセル列の間には配線領域を設
け、各基本セルの両端から端子をこの配線領域に
導出して、配線領域にも第１層金属配線と第２層
金属配線を施すことにより、セル間の接続を行つ
ている。
CMOS集積回路では、第１層金属配線と第２層
金属配線を用いて各基本セル内での回路機能を実
現している。そしてセル列の間には配線領域を設
け、各基本セルの両端から端子をこの配線領域に
導出して、配線領域にも第１層金属配線と第２層
金属配線を施すことにより、セル間の接続を行つ
ている。
このような従来の構造では、セル列の間に配線
領域を設けているため、チツプの利用率が低いと
いう問題があつた。
領域を設けているため、チツプの利用率が低いと
いう問題があつた。
本発明は上記の点に鑑み、チツプの利用率の向
上を図ると共に、セル間配線の自由度の向上を図
つたマスタースライス方式の半導体集積回路を提
供することを目的とする。
上を図ると共に、セル間配線の自由度の向上を図
つたマスタースライス方式の半導体集積回路を提
供することを目的とする。
本発明においては、隣接するセル列をその間に
配線領域を設けることなく基本セルを対称パター
ンとして密に配列する。対称パターンとは、隣接
するセル列で基本セルを構成する素子の導電型が
対称となるパターンであり、線対称でも回転対称
でもよい。そして、各基本セルの回路機能は第１
層金属配線だけで実現すると共に、電源線（接地
線を含む）を隣接するセル列で共用させてセル列
の境界上に第１層金属配線により形成する。従つ
てセル間接続は第２層または第３層金属配線によ
りセル列領域上で行うことになるが、この場合、
これらの配線と各基本セルの端子とのコンタクト
位置を各基本セル領域上に一直線上に並ばないよ
うに分散させて配置するのが望ましい。
配線領域を設けることなく基本セルを対称パター
ンとして密に配列する。対称パターンとは、隣接
するセル列で基本セルを構成する素子の導電型が
対称となるパターンであり、線対称でも回転対称
でもよい。そして、各基本セルの回路機能は第１
層金属配線だけで実現すると共に、電源線（接地
線を含む）を隣接するセル列で共用させてセル列
の境界上に第１層金属配線により形成する。従つ
てセル間接続は第２層または第３層金属配線によ
りセル列領域上で行うことになるが、この場合、
これらの配線と各基本セルの端子とのコンタクト
位置を各基本セル領域上に一直線上に並ばないよ
うに分散させて配置するのが望ましい。
本発明によれば、セル列間に格別な配線領域を
設けず、セル列領域上でセル間接続を行うため、
チツプ利用率が向上する。しかも、電源線とセル
内配線を第１層金属配線のみで構成し、基本セル
端子と第２層、第３層金属配線とのコンタクト位
置を基本セル領域上で分散配置させているため、
配線の自由度が高い。従つて複雑な論理集積回路
を容易に実現することができる。
設けず、セル列領域上でセル間接続を行うため、
チツプ利用率が向上する。しかも、電源線とセル
内配線を第１層金属配線のみで構成し、基本セル
端子と第２層、第３層金属配線とのコンタクト位
置を基本セル領域上で分散配置させているため、
配線の自由度が高い。従つて複雑な論理集積回路
を容易に実現することができる。
以下、本発明をCMOS集積回路に適用した実
施例につき説明する。第１図は一つの基本セル部
分について、第１層金属配線まで施した状態のパ
ターンであり、第２図がこの状態での基本セルの
等価回路である。第１図において、１１はｐチヤ
ネルMOSFET−Qp1，Qp2の領域、１２はｐチヤ
ネルMOSFET−Qp3，Qp4の領域である。１３は
ｐウエルであつて、この内にｎチヤネル
MOSFET−Qo1，Qo2の領域１４およびｎチヤネ
ルMOSFET−Qo3，Qo4の領域１５が設けられて
いる。Qp1，Qo1，Qp2，Qo2，Qp3，Qo3および
Qp4，Qo4の各FET対はそれぞれ共通の多結晶シ
リコンゲート電極を有する。第１図の斜線を施し
た部分１６1〜１６4は第１層金属配線であり、１
６1はVDD線、１６2がVSS線、１６3および１６4が
セル内配線である。これら第１層金属配線１６1
〜１６4を施すことにより、第２図に示すように、
この基本セルの回路機能が実現されている。また
１７ａ〜１７ｅはこの第１層金属配線１６1〜１
６4が施された基本セルを、第２層、第３層金属
配線により他の基本セルと接続するためのコンタ
クトホールである。コンンタクトホール１７ａ〜
１７ｄは第２図の入力端子Ａ〜Ｄにそれぞれ対応
し、コンタクトホール１７ｅは同じく出力端子Ｅ
に対応する。
施例につき説明する。第１図は一つの基本セル部
分について、第１層金属配線まで施した状態のパ
ターンであり、第２図がこの状態での基本セルの
等価回路である。第１図において、１１はｐチヤ
ネルMOSFET−Qp1，Qp2の領域、１２はｐチヤ
ネルMOSFET−Qp3，Qp4の領域である。１３は
ｐウエルであつて、この内にｎチヤネル
MOSFET−Qo1，Qo2の領域１４およびｎチヤネ
ルMOSFET−Qo3，Qo4の領域１５が設けられて
いる。Qp1，Qo1，Qp2，Qo2，Qp3，Qo3および
Qp4，Qo4の各FET対はそれぞれ共通の多結晶シ
リコンゲート電極を有する。第１図の斜線を施し
た部分１６1〜１６4は第１層金属配線であり、１
６1はVDD線、１６2がVSS線、１６3および１６4が
セル内配線である。これら第１層金属配線１６1
〜１６4を施すことにより、第２図に示すように、
この基本セルの回路機能が実現されている。また
１７ａ〜１７ｅはこの第１層金属配線１６1〜１
６4が施された基本セルを、第２層、第３層金属
配線により他の基本セルと接続するためのコンタ
クトホールである。コンンタクトホール１７ａ〜
１７ｄは第２図の入力端子Ａ〜Ｄにそれぞれ対応
し、コンタクトホール１７ｅは同じく出力端子Ｅ
に対応する。
第３図はこのような基本セルのセル列パターン
を模式的に示している。即ちセル列１８，１８1，
１８2…は、隣接するものを対称パターンとして、
隣接するもの同志でVDD線１６1，１６11，１６12，
…およびVSS線１６2，１６21，１６22，…を共用
させて密に配列している。
を模式的に示している。即ちセル列１８，１８1，
１８2…は、隣接するものを対称パターンとして、
隣接するもの同志でVDD線１６1，１６11，１６12，
…およびVSS線１６2，１６21，１６22，…を共用
させて密に配列している。
本実施例によれば、セル列がその間に格別な配
線領域を設けることなく密に配列され、しかも隣
接するセル列で電源線を共用させているため、高
密度集積化によりチツプの利用率向上が図られ
る。また電源線と全てのセル内配線を第１層金属
配線により構成し、セル領域上で第２層以上の金
属配線を用いてセル間接続を行うから、セル間接
続配線のレイアウトが容易である。しかもこの場
合、第２層以上の金属配線のコンタクトホール位
置をセル領域上で分散配置しているため、配線の
自由度が高い。即ち、第２層、第３層金属配線は
通常CADシステムを用いて設計され、セル列と
並行して走る配線が多い。例えば第１図のパター
ンにおいて、コンタクトホールの位置として一般
的に好ましいと考えられるのは、セルの両側を走
る電源線から遠いｐチヤネルMOSFET領域とｎ
チヤネルMOSFET領域との境界領域上である。
しかしこの領域にコンタクトホールを一直線上に
並べたとすると、セル列と並行する第２層、第３
層配線を曲げることなくコンタクトホールで下層
の端子に接続することが大きく制約される。本実
施例ではコンタクトホール位置を分散させている
ため、このような制約が少ない。
線領域を設けることなく密に配列され、しかも隣
接するセル列で電源線を共用させているため、高
密度集積化によりチツプの利用率向上が図られ
る。また電源線と全てのセル内配線を第１層金属
配線により構成し、セル領域上で第２層以上の金
属配線を用いてセル間接続を行うから、セル間接
続配線のレイアウトが容易である。しかもこの場
合、第２層以上の金属配線のコンタクトホール位
置をセル領域上で分散配置しているため、配線の
自由度が高い。即ち、第２層、第３層金属配線は
通常CADシステムを用いて設計され、セル列と
並行して走る配線が多い。例えば第１図のパター
ンにおいて、コンタクトホールの位置として一般
的に好ましいと考えられるのは、セルの両側を走
る電源線から遠いｐチヤネルMOSFET領域とｎ
チヤネルMOSFET領域との境界領域上である。
しかしこの領域にコンタクトホールを一直線上に
並べたとすると、セル列と並行する第２層、第３
層配線を曲げることなくコンタクトホールで下層
の端子に接続することが大きく制約される。本実
施例ではコンタクトホール位置を分散させている
ため、このような制約が少ない。
本発明は上記実施例に限られない。例えば基本
セルは実施例で示したCMOS構造以外のCMOS
構造、あるいはｐチヤネルMOSやｎチヤネル
MOS構造でもよく、またバイポーラトランジス
タを用いたものであつてもよい。
セルは実施例で示したCMOS構造以外のCMOS
構造、あるいはｐチヤネルMOSやｎチヤネル
MOS構造でもよく、またバイポーラトランジス
タを用いたものであつてもよい。
第１図は本発明の一実施例につき第１層金属配
線を施した状態での基本セル部分のパターンを示
す図、第２図はその状態での基本セルの等価回路
図、第３図は同じくその基本セルを用いたセル列
パターンを示す図である。 １６1〜１６4…第１層金属配線、１６1，１６
11，１６12，… …VDD線、１６2，１６21，１６
22，… …VSS線、１７ａ〜１７ｅ…コンタクト
ホール、１８，１８1，１８2，… …セル列。
線を施した状態での基本セル部分のパターンを示
す図、第２図はその状態での基本セルの等価回路
図、第３図は同じくその基本セルを用いたセル列
パターンを示す図である。 １６1〜１６4…第１層金属配線、１６1，１６
11，１６12，… …VDD線、１６2，１６21，１６
22，… …VSS線、１７ａ〜１７ｅ…コンタクト
ホール、１８，１８1，１８2，… …セル列。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に、それぞれ複数の素子の接続に
より構成される基本セルが複数個形成されたセル
列を複数個配列形成し、多層の金属配線を施して
所望の論理機能を実現する半導体集積回路におい
て、 基本セルを構成する素子の導電型が隣接するセ
ル列で対称となるように密に配置し、各基本セル
を構成する素子の接続を第１層金属配線だけで実
現すると共に、電源線を隣接するセル列で共用さ
せてセル列の境界上に第１層金属配線により配設
し、かつ前記各基本セル間の接続を第２層または
第３層金属配線で行つたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108108A JPS59232442A (ja) | 1983-06-16 | 1983-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108108A JPS59232442A (ja) | 1983-06-16 | 1983-06-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59232442A JPS59232442A (ja) | 1984-12-27 |
| JPH0563944B2 true JPH0563944B2 (ja) | 1993-09-13 |
Family
ID=14476089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108108A Granted JPS59232442A (ja) | 1983-06-16 | 1983-06-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232442A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644613B2 (ja) * | 1985-10-22 | 1994-06-08 | 日本電気株式会社 | 半導体装置 |
| JPH05136380A (ja) * | 1991-11-13 | 1993-06-01 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| KR100229577B1 (ko) * | 1996-01-31 | 1999-11-15 | 포만 제프리 엘 | 게이트 어레이 셀 및 이것을 포함한 집적 회로 칩 |
| JP2008147331A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の修正方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120268A (en) * | 1974-08-08 | 1976-02-18 | Takashi Ishikawa | Taika * tainetsusei goseijushi |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
| JPS586157A (ja) * | 1981-07-03 | 1983-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓマスタ・スライスｌｓｉ |
-
1983
- 1983-06-16 JP JP58108108A patent/JPS59232442A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120268A (en) * | 1974-08-08 | 1976-02-18 | Takashi Ishikawa | Taika * tainetsusei goseijushi |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
| JPS586157A (ja) * | 1981-07-03 | 1983-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓマスタ・スライスｌｓｉ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59232442A (ja) | 1984-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3179800B2 (ja) | 半導体集積回路装置 | |
| JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| JPS59163837A (ja) | 半導体集積回路 | |
| JPH0831578B2 (ja) | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 | |
| JPH0434309B2 (ja) | ||
| JPS58139446A (ja) | 半導体集積回路装置 | |
| JPH0563944B2 (ja) | ||
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| EP0119059A2 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| JPH0122733B2 (ja) | ||
| JPH0475664B2 (ja) | ||
| JPS63140A (ja) | 半導体集積回路装置 | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPS5929440A (ja) | 半導体集積回路装置 | |
| JPS6135535A (ja) | マスタ−スライス集積回路装置 | |
| JPS5882533A (ja) | 半導体集積回路装置 | |
| JPH0250626B2 (ja) | ||
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JPS62183140A (ja) | 半導体集積回路装置 | |
| JPH073863B2 (ja) | 半導体集積回路 | |
| JPS59163836A (ja) | 半導体集積回路 | |
| JPS6329545A (ja) | 半導体集積回路装置 | |
| KR920005798B1 (ko) | 보더레스 마스터 슬라이스 반도체장치 | |
| JPH02280353A (ja) | 半導体集積回路 | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル |