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JPH0561667B2 - - Google Patents

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Publication number
JPH0561667B2
JPH0561667B2 JP57106251A JP10625182A JPH0561667B2 JP H0561667 B2 JPH0561667 B2 JP H0561667B2 JP 57106251 A JP57106251 A JP 57106251A JP 10625182 A JP10625182 A JP 10625182A JP H0561667 B2 JPH0561667 B2 JP H0561667B2
Authority
JP
Japan
Prior art keywords
circuit
data
address
interface circuit
byte
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57106251A
Other languages
English (en)
Other versions
JPS5810236A (ja
Inventor
Reonaado Raason Aren
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Technologies Inc filed Critical AT&T Technologies Inc
Publication of JPS5810236A publication Critical patent/JPS5810236A/ja
Publication of JPH0561667B2 publication Critical patent/JPH0561667B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning

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  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)
  • Computer And Data Communications (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 本発明はデータバス、アドレスバス及び制御バ
スを持つ処理装置及びこれに付随するメモリと、
発信源、行先き及び制御部を持つヘツダを含むデ
ータメツセージを伝送する通信チヤネルとの間の
インターフエイスを行うためのインターフエイス
回路に関する。
従来技術の説明 処理装置と通信チヤネルとを接続するための従
来技術のインターフエイス回路は、単にバツフア
として用いられている。その機能は通信チヤネル
に出現するデータメツセージを蓄積し、データメ
ツセージが受信される度に割込みを発生する。こ
の方式の問題点は、処理装置がインターフエイス
回路からの割込みを実時間で処理するのに多くの
時間を必要とする点にある。この実時間の大部分
はデータメツセージのヘツダを復号して、データ
メツセージが付随する処理装置に宛てられたもの
か否かを決定し、そうであれば、処理装置メモリ
のどこに蓄えるかを決定するのに費やされる。通
信システムの通信チヤネルに現れるデータメツセ
ージの各々は、通常14バイトの情報から成るヘツ
ダ部を含んでおり、これをすべて復号しなければ
ならない。このヘツダ部の復号のために処理装置
の実時間の多くが使われてしまう。従来技術のイ
ンターフエイス回路はこの復号の仕事は何もせ
ず、単なるバツフアの働きしかしないため、処理
装置が復号とデータの蓄積を行う必要があつた。
従来は処理装置の実時間が制限を受けないか、あ
るいはバツチ処理モードで用いられていたため
に、このことは重大な問題ではなかつた。しかし
商用通信システムでは実時間のむだな消費により
システムの効率を著しく低下させる。
この問題は本発明に従い、データメツセージを
転送するための局部バス回路（DATA）と、通
信チヤネル及び局部バス回路（DATA）の両方
に接続され通信チヤネルに現れるデータメツセー
ジに応動して受信されるデータメツセージを部分
毎に局部バス回路（DATA）に出力するチヤネ
ルインターフエイスデバイスと、局部バス回路
（DATA）に接続されそこにチヤネルインターフ
エイスデバイスによつて出力されるデータメツセ
ージに応動しデータメツセージが受信されるとデ
ータメツセージのヘツダ部を部分毎に復号しもし
データメツセージの行先きとして処理装置が指定
されていればヘツダ部が終了した時にデータメツ
セージを蓄えるべき付随した処理装置メモリ内の
位置を示すハードウエアアドレスを直に発生する
パターン一致回路と、処理装置のアドレスバスと
パターン一致回路とに接続されハードウエアアド
レスに応動してハードウエアアドレスを処理装置
アドレスバスに直ちに印加して付随した処理装置
メモリの指定されたメモリ蓄積位置を駆動する駆
動回路とを含み、駆動回路が局部バス回路
（DATA）及び処理装置のデータバスにも接続さ
れハードウエアアドレスに応動してチヤネルイン
ターフエイスデバイスから局部バス回路
（DATA）に出力されるデータメツセージのデー
タ部を処理装置のデータバスを介して駆動された
メモリ蓄積位置へ直接蓄えるインターフエイス回
路によつて解決された。
発明の要約 本発明のチヤネルインターフエイス回路はメツ
セージ操作器として動作し、処理装置メモリとデ
ータ通信チヤネルとの間で高速のインターフエイ
スを行う。通信チヤネルは発信源アドレス、行先
きアドレス及び制御情報を指定するヘツダ部を持
つたデータメツセージを伝送する。本発明のチヤ
ネルインターフエイス回路はプログラム可能であ
り、データメツセージが受信された時そのヘツダ
部を動的に変換して、このデータメツセージを処
理装置メモリへ蓄えるか否かが決定される。この
決定はヘツダ部が受信されると直ちに行われる。
もし、蓄えるべきデータメツセージであると、チ
ヤネルインターフエイス回路は直ちにヘツダ部を
ハードウエアメモリアドレスに変換する。このア
ドレスは処理装置メモリの特定の位置を駆動する
のに用いられる。データメツセージのデータ部は
このメモリ位置へ直接入力され（DMA）、適切
なバツフアポインタがリセツトされる。データメ
ツセージ全体が受信されて処理装置メモリへ蓄積
し終つた時にのみ、チヤネルインターフエイス回
路は割込み信号を発生して、データメツセージ全
体が処理装置メモリに蓄えられていることを処理
装置に知らせる。このように、本発明のチヤネル
インターフエイス回路は付随する処理装置の処理
とは無関係に、メツセージの蓄積とリンク結合を
含むデータ受信のすべての仕事を行う。これによ
つて処理装置の実時間が節約され、通信チヤネル
と処理装置との間のデータ伝送速度も増加する。
なぜなら処理装置がすべてのデータメツセージを
アクセスして、メツセージを蓄えるべきアドレス
情報を与えるための遅延がないためである。さら
に、本発明のチヤネルインターフエイス回路はプ
ログラム可能であり、またデータメツセージは発
信源、行先き、及び制御の情報を含んでいるた
め、該チヤネルインターフエイス回路はある発信
源からのデータメツセージを“無視”することも
でき、データメツセージの特殊な扱いができると
ともに、以下に述べる他の仕事も行う。
第１図、第２図の詳細な説明 本発明のチヤネルインターフエイス回路１００
は、通信チヤネル１０１と、典型的な汎用処理装
置２００及び処理装置メモリ２０１との間で、第
８図に示したように処理装置２００のアドレスバ
ス、データバス及び制御バスを介してインターフ
エイスをとる働きをする。通信チヤネル１０１は
発信源アドレス、行先アドレス及び制御情報を指
定するヘツダ部を持つたデータメツセージを伝送
する。チヤネルインターフエイス回路１００は通
信チヤネル１０１を監視して、これらのデータメ
ツセージの中に処理装置メモリ２０１を行先とし
ているものがあるか否かを判定する。もしこれが
あると、チヤネルインターフエイス回路１００は
通信チヤネル１０１から受信されるデータメツセ
ージを処理装置メモリ２０１に直接蓄え、この時
処理装置２００の処理を必要としない。
本発明のチヤネルインターフエイス回路１００
は通信チヤネルインターフエイス１０２を介して
通信チヤネル１０１に接続されている。インター
フエイス１０２は多くの機能を持つが、それには
クロツク回復、ビツト回復、及びフレーミング等
が含まれている。通信チヤネルインターフエイス
１０２は通信チヤネル１０１で使われる信号の形
式に適合したものを用いれば良い。もし通信チヤ
ネル１０１がアナログ信号を伝送するのであれば
通信チヤネルインターフエイスはデータモデム回
路であり、通信チヤネル１０２によつてデジタル
データが伝送されるのであれば当業者には公知の
デジタルインターフエイス回路となる。本実施例
では、通信チヤネル１０１は直列データチヤネル
であり、そこに現れるメツセージは通信チヤネル
インターフエイス１０２によつてビツト単位で受
信されるものと仮定する。よつて、通信チヤネル
インターフエイス１０２は通信チヤネル１０１を
伝送されるデジタルビツトを監視して、公知の方
法でクロツク信号を抽出する。抽出されたクロツ
ク信号は通信チヤネルインターフエイス１０２か
らリードCLOCKを介してチヤネルインターフエ
イス回路１００内の状態制御器１０４に送られ
る。状態制御器１０４は、このクロツク信号を変
換して、チヤネルインターフエイス回路１００内
の他の部分の整合の取れた動作のために必要な
種々のタイミング及び制御信号を発生する。
通信チヤネルインターフエイス１０２は、通信
チヤネル１０１からデジタルビツトを受信する
と、ビツトを整形するとともに、直列データをデ
ータの並列表現である一連のバイト（又は他の適
切な長さのもの）に変換する。１バイト分のデー
タが受信されると、通信チヤネルインターフエイ
ス１０２からバスDATAを介して、チヤネルイ
ンターフエイス回路１００の他の部分へ並列に出
力される。受信されたデータメツセージの各々の
データ部はバスDATAからDMA転送装置１０８
へ送られ、データは一時的に処理装置メモリ２０
１に蓄えられる。
誤りチエツカ この後、誤りチエツカ１０３がバスDATA上
を伝送されるビツトを監視し、伝送誤りが含れて
いないか判定する。誤りチエツカ１０３は巡回欠
長チエツク回路又は当業者には公知の他の誤り検
出回路を含み、すでに受信されたビツトの和を累
積する。データが正しく構成されているために
は、この和はデータメツセージの最後に送られて
くる（第４図）CRC信号と一致しなければなら
ない。このチエツクの結果は、誤りチエツカ１０
３からリードSTATEを介して状態制御器１０４
に送られ、受信されたデータメツセージを処理装
置メモリ２０１へ転送するか否かを判定するため
の誤り状態表示として用いられる。
ハードウエアアドレスの発生 プログラム可能パターン一致器１０５は、バス
DATAに現れるデータメツセージのヘツダ部を
監視して、このデータメツセージは処理装置メモ
リ２０１へ蓄えるべきものかどうか判定し、蓄え
るべきものであればヘツダ部を特定のハードウエ
アアドレスに変換する。ハードウエアアドレスの
選択は、データメツセージのヘツダ部に含まれて
いる発信源アドレス、行先きアドレス、及び制御
情報によつて決定される。これは、データメツセ
ージのヘツダ部が通信チヤネルインターフエイス
１０２からバスDATAを介してバイト単位で印
加される時に行われる。ヘツダ部の各バイトがバ
スDATAに印加される時、状態制御器１０４は
同時にバイト識別コードをバスBCOCKに印加す
る。プログラム可能パターン一致器１０５のマル
チプレクサ１１０は、バイトコード及びヘツダバ
イトの両方を切り換えてアドレス一致器１１１へ
印加する。一致器１１１ではヘツダ部がバイト毎
に複数(m)の受け入れ可能なヘツダパターンと比較
される。このバイト毎の比較の結果は、アドレス
一致器１１１からリードＤ１乃至Dmを介してア
ンドゲート１２０−１乃至１２０−ｍに出力され
る。これらのアンドゲート１２０−１乃至１２０
−ｍには一致レジスタ１１２とともに、受け入れ
るべきヘツダパターンが受信されたか否かを示す
す。この一致表示は一致レジスタ１１２からｍビ
ツトパターンとしてリードTYPE−１からTYPE
−ｍへ出力される。このパターンは、受信された
ヘツダが、アドレス一致器１１１に蓄えられてい
るｍケの受け入れ可能なヘツダパターンのうちの
どれに対応しているかを示している。このｍビツ
トパターンはクラス符号器１０６へ送られ、ｍビ
ツトがｋビツトに変換されて、リードCLASS−
１乃至CLASS−ｋを介してDMA制御テーブル１
０７へ送られる。この信号は2kケの可能な情報の
クラスのうちのどれが受信されたかを示してい
る。DMA制御テーブル１０７は情報のクラス
と、この情報を蓄えるべきハードウエアアドレス
位置との交互参照を含んでいる。クラス信号がク
ラス符号器１０６からリードCLASS−１乃至
CLASS−ｋによつて受信されると、DMA制御テ
ーブル１０７はこのクラス表示をハードウエアア
ドレスに変換し、バスDMAAを介してDMA転送
装置１０８に出力する。データメツセージのヘツ
ダ情報とアドレス一致器１１１に蓄えられている
ｍケのヘツダパターンとの間で少くとも１つの一
致があると、オアゲート１１３で一致表示信号が
作られてリードMATCHを介して状態制御器１
０４へ送られる。状態制御器１０４はリード
STATE上の予め定めた誤り信号と、リード
MATCH上の一致信号とに応動し、適切な時刻
に付勢信号をリードENABLEに発生する。この
信号によりDMA転送装置１０８は処理装置２０
０に対して処理装置のデータ、アドレス、及び制
御バスへのアクセスを要求する。処理装置２００
によつてアクセスが許可されると、DMA転送装
置１０８はDMA制御テーブル１０７から受信さ
れたハードウエアアドレスと受信されたデータの
データ部（このデータの最初の数ビツトはDMA
転送装置１０８に蓄えられている）とを処理装置
の適切なバスへ出力する。処理装置メモリ２０１
はこの処理装置バス上のアドレス、制御、及びデ
ータ情報を受信し、データメツセージを指示され
たハードウエア位置へ蓄える。メツセージ全体が
蓄えられると、DMA転送装置１０８は割込み信
号を発生して処理装置の制御バスに印加し、処理
装置２００に対してデータメツセージが処理装置
メモリ２０１に蓄えられたことを知らせる。
本発明のチヤネルインターフエイス回路１００
において、プログラム可能パターン一致器１０５
（アドレス一致器１１１、クラス符号器１０６、
及びDMA制御テーブル１０７）のメモリ素子は
すべて一致を検出するための変換情報を蓄えてお
り、受信されたデータメツセージが蓄えられるべ
き処理装置メモリ２０１のアドレスを発生する。
これらの装置は第１図及び第２図に示した処理装
置の制御、アドレス、及びデータバスを介して処
理装置２００によつて初期化され、更新される。
後述するように、処理装置２００はビツトパター
ンをプログラム可能パターン一致器１０５（アド
レス一致器１１１、クラス符号器１０６、及び
DMA制御テーブル１０７）のメモリへ書込み、
発信源から受信されるべきデータメツセージの形
を示すとともに、これらのデータメツセージを蓄
えるべき処理装置メモリ２０１の場所を知らせ
る。
チヤネルインターフエイスの能力 チヤネルインターフエイス回路１００は通信チ
ヤネル１０１を処理装置メモリ２０１と接続する
機能を持つ。前述のように、このインターフエイ
スの目的は通信チヤネル１０１から伝送されるデ
ータメツセージの受信の監視、復号、及び処理装
置メモリ２０１への蓄積の仕事から処理装置２０
０を解放することにある。チヤネルインターフエ
イス回路１００は上記のようにこの仕事を行い、
データメツセージを受信し、このデータメツセー
ジに含まれるヘツダ情報に基づいてハードウエア
アドレスを発生し、次にこのハードウエアアドレ
スを用いて処理装置メモリ２０１の特定のセグメ
ントをアクセスし、そこにデータメツセージを蓄
える。チヤネルインターフエイス回路１００はこ
の仕事を行う際、上のような一般的な説明では明
確でない別の機能を持つている。特に、通信チヤ
ネル１０１には３つのクラスのメツセージが現れ
る。これらは、専用メツセージ、共同体メツセー
ジ及び放送メツセージである。専用メツセージ
は、特に処理装置２００に対して向けられたデー
タメツセージであり、処理装置メモリ２０１に蓄
積すべきものでる。しかし、処理装置２００はあ
る発信源からのデータメツセージは“無視”した
いこともあり、通信チヤネル１０１に対する選択
的受信も必要となる。この機能は、後述するよう
にチヤネルインターフエイス１００に設けられて
いる。この選択的受信は他の２つのクラスのデー
タメツセージにも適用できる。共同体メツセージ
は、そのデータメツセージに対して興味のある処
理装置のあるグループに対して送られるメツセー
ジである。これらのデータメツセージでは、行先
きアドレスは、一般化されたアドレスであり、通
信チヤネル１０１に接続された処理装置のあるグ
ループを示す。このクラスのメツセージをさらに
拡張したのが放送メツセージであり、通信チヤネ
ル１０１にアクセスできるすべての処理装置へ送
られる。チヤネルインターフエイス回路１００
は、これら種々のメツセージの形を識別し、それ
ぞれに優先度を割当て、これらの処理装置メモリ
の種々の位置に蓄えることができる。チヤネルイ
ンターフエイス回路１００のこれらの機能を示す
ためには、通信チヤネル１０１から受信されるデ
ータメツセージの処理と、処理装置メモリ２０１
への蓄積について詳細に説明するのが都合が良
い。
テーブルへの書込み この議論を行うために、チヤネルインターフエ
イス回路１００に含まれる種々のテーブルへの書
込みの説明から始める。処理装置２００、処理装
置メモリ２０１及びチヤネルインターフエイス回
路２０１が第１図及び第２図に示された処理装置
バス（アドレスバス、データバス、及び制御バ
ス）によつて相互接続されているのは、当業者に
おいては標準的な構造である。処理装置２００、
処理装置メモリ２０１、及び付随する処理装置バ
スはすべて当業者には公知の要素であり、このシ
ステム内での動作も公知である。第１図及び第２
図から明らかなように、チヤネルインターフエイ
ス回路１００のプログラム可能パターン一致器１
０５は、２つのメモリデバイス、すなわちアドレ
ス一致器１１１、クラス符号器１０６、及び
DMA制御テーブル１０７を含んでおり、本実施
例ではこれらはすべてRAMメモリを用いてい
る。メモリデバイス１１１，１０６及び１０７
は、それぞれ上記のヘツダ一致と選択受信機能、
クラス識別機能、及びアドレス発生機能のための
テーブルを含んでいる。これらのテーブルの内容
は、処理装置２００により、処理装置の制御、ア
ドレス及びデータバスを介して書込まれ維持され
る。
特に処理装置２００は処理装置の制御及びアド
レスバスに適切な信号を印加することにより、メ
モリデバイス１１１を付勢して処理装置のデータ
バスからのデータを受信して蓄積させる。デコー
ダ１１４は処理装置のアドレス及び制御バスに接
続され、これらのバスを監視して、アドレス一致
器１１１を示すアドレス信号を検出するととも
に、処理装置２００がアドレス一致器１１１にデ
ータを書込むことを指定する制御信号を検出す
る。これらの信号がそれぞれのバスに同時に現れ
ると、デコーダ１１４は適切な駆動信号をリード
SELA及びＷ１１１へ印加する。リードSELAの
信号により、マルチプレクサ１１０は処理装置ア
ドレスバスをアドレス一致器１１１のアドレスリ
ードに接続する。前述のリードＷ１１１上の信号
により、アドレス一致器１１１は書込み付勢モー
ドになる。このようにして、処理装置２００は、
それぞれ処理装置のアドレスバス及びデータバス
を介してアドレス一致器１１１のアドレスリード
及びデータリードへ直接接続される。次に処理装
置は、公知の方法により適切なデータをアドレス
一致器１１１へ書込む。この動作が終了すると、
処理装置２００はその制御バスに適切な信号を印
加し、これによつてデコーダ１１４は、リード
SELA及びＷ１１１から駆動信号を除去する。こ
れらの信号が除去されると、マルチプレクサ１１
０は、チヤネルインターフエイス回路１００の内
部バスDATAをアドレス一致器１１１のアドレ
スリードに接続するとともに、メモリ書込み付勢
リードＷ１１１を消勢することによつて新しい情
報がアドレス一致器１１１へ書込まれることが防
止される。
上記のメモリ書込み動作は、当業者には公知で
あり、アドレス一致器１１１の典型的な内容は第
５図に示されている。第５図で“アドレス”と記
された左側の列はアドレス一致器１１１の特定の
メモリ位置を示しており、また“RAMの内容”
と記した右側の列はアドレス一致器１１１内の対
応するアドレス位置に蓄えられているデータを示
している。同様の方法により、処理装置２００
は、クラス符号器１０６及びDMA制御テーブル
１０７にもアクセスしてデータを書込むことがで
き、データの例をそれぞれ第６図及び第７図に示
している。このデータとメモリデバイスの使用法
については、典型的なデータメツセージの処理に
関連して説明する。
通信チヤネルインターフエイス チヤネルインターフエイス回路１００内の通信
チヤネルインターフエイス１０２は、通信チヤネ
ル１０１に直接接続されており、そこに現れるデ
ータメツセージを受信する機能を持つ。前述のよ
うに、通信チヤネル１０１はデジタルデータメツ
セージを直列に伝送し、通信チヤネルインターフ
エイス１０２としては、当業者には公知の適切な
デジタルインターフエイス回路を用いることがで
きる。特に、Electronic Design Magazine誌
1979年６月７日号のAlan J.Weissberger著の論
文“Data Communications：Part Three”（頁
98−104）には、典型的なチヤネルインターフエ
イス回路が示されている。この論文で述べられて
いる送受信回路は、通信チヤネルインターフエイ
ス１０２を実現するのに用いることができる公知
の回路である。この回路は公知の方法で動作し、
通信チヤネル１０１に現れる直列デジタルデータ
信号を受信し、チヤネルインターフエイス回路１
００で使うために信号を整形し、これらデジタル
データ信号からクロツク信号を抽出する。デジタ
ルデータメツセージから抽出されたクロツク信号
は通信チヤネルインターフエイス１０２によりリ
ードCLOCKに印加され、前述のように、チヤネ
ルインターフエイス回路１００にタイミング及び
制御信号を供給するため状態制御器１０４で用い
られる。
状態制御器 状態制御器１０４はリードCLOCK上のクロツ
ク信号とリードSTATE及びMATCH上のフイー
ドバツク信号を用いて、チヤネルインターフエイ
ス回路１００の種々の要素の動作を制御するため
の論理回路である。状態制御器１０４の実現方法
を詳細に説明することは生産的な事ではない。な
ぜなら、この回路の設計はチヤネルインターフエ
イス回路１００の種々の部分を実現するのに選択
された回路素子に大きく依存するためである。適
切に設計された状態制御器１０４の実現は、平均
的な回路設計者の技術範囲内のものであり、最も
経済的な回路要素を用いて設計することができ
る。同様に、誤りチエツカ１０３も標準的な誤り
チエツカ回路であり、受信されたデータメツセー
ジ内の伝送誤りを監視し、このチエツク動作の結
果をリードSTATEから状態制御器１０４に知ら
せる。
プログラム可能パターン一致器 直列のデータメツセージが通信チヤネルインタ
ーフエイス１０２で受信されると、バスDATA
を介してプログラム可能パターン一致器１０５へ
印加される。このデータメツセージは、第４図に
示したようなデータメツセージ構造を持つたもの
であると仮定している。データメツセージのヘツ
ダ部は通常、６バイトの発信源アドレスと、６バ
イトの行先きアドレスと、メツセージの形を示す
２バイトの制御情報とを含んでいる。データメツ
セージが処理装置２００宛てのものであるかを判
定し、もしそうであれば処理装置メモリ２０１の
どこに蓄えるべきかを、プログラム可能パターン
一致器１０５が決定するのに用いるのはこのヘツ
ダ情報である。データメツセージのデータ部は任
意の長さであり、プログラム可能パターン一致器
１０５にとつては不用である。従つてデータ部は
バスDATAを介してDMA転送装置１０８に直接
転送される。ヘツダの復号動作は通信チヤネルイ
ンターフエイス１０２がデータメツセージのヘツ
ダ部の最初のバイトの最初のビツトを受信した時
に開始され、メツセージの開始を示すフレーム信
号が作られる。状態制御器１０４はこのフレーム
信号に応動してリードSETを付勢し、これによ
りプログラム可能パターン一致器１０５内の一致
レジスタ１１２がリセツトされる。一致レジスタ
１１２はｍビツトのレジスタであり、ゲート１２
０−１乃至１２０−ｍから出力される信号を蓄え
る。リードSET上の信号により、一致レジスタ
１１２はリセツトされ、従つてすべてのリード
TYPE−１乃至TYPE−ｍには論理１の出力信号
が現れる。これらのリードの各々はアンドゲート
１２−１乃至１２−ｍのうちの対応するものの１
つの入力端子に接続されており、この構成によつ
てメモリ機能を持つ。すなわち、リードＤ１乃至
Dmのいずれかに論理０信号が現れると、対応す
るアンドゲート及び一致レジスタ１１２のビツト
位置の状態が論理０に変化し、この状態は状態制
御器１０４が再びリードSETに付勢信号を印加
するまで継続する。この回路構成の使用方法につ
いては、以下の説明で明らかになる。
ヘツダ一致 前記のように、データメツセージのヘツダ部は
14バイトの情報からなる。ただし、１バイトは８
ビツトのデジタルデータであるものと仮定してい
る。この時に問題となるのは、14という数であ
り、これを２進数システムで扱うのはめんどうで
ある。そのため、プログラム可能パターン一致器
１０５では、回路を簡単にするために16バイト
（ヘツダ部の14バイトとデータのはじめの２バイ
ト）に対して動作するようにしている。データの
２バイトは無視することができ、復号は丁度ヘツ
ダ部の14バイトに対して成される。
データメツセージが通信チヤネル１０１から受
信されると、通信チヤネルインターフエイス１０
２はヘツダ部をバイト単位でバスDATAに出力
する。状態制御器１０４は、同時にバスBLOCK
にアドレスを発生し、これらによつて12ビツトの
アドレスができる。すなわちバスDATA上の８
ビツト（１バイト）とバスBLOCK上の４ビツト
であり、これがマルチプレクサ１１０を介してア
ドレス一致器１１１に印加される。12ビツトのア
ドレスを必要とする理由は第５図に関連して述べ
る。第５図はアドレス一致器１１１を示してお
り、これはｎ×ｍのRAMメモリデバイスであ
り、ｎは上記の12ビツトに対応する。説明のため
に、ｍは８であるものとする。従つて、アドレス
一致器１１１は4K×８のRAMデバイス、あるい
はこれと等価となるようにデバイスを集めたもの
である（4Kのメモリ位置をアドレスするのに12
ビツトを用いることができる）。第５図はアドレ
ス一致器１１１の２つのセグメントを示してお
り、その１つはブロツク０と記され、他のものは
ブロツク15と記されている。このブロツク番号は
データメツセージのヘツダ部のバイトに対応し、
前述のように、16バイトがプログラム可能パター
ン一致器１０５で復号される。ヘツダ部の各バイ
トは８ビツトからなり、第５図では位置と記され
た下に、示されている。これらは、８ビツトのア
ドレスビツトの256ケの可能な組合せを示してい
る。
動作中、12ビツトのアドレスがアドレス一致器
１１１に印加されるが、このうち４ビツトは状態
制御器１０４が、バスBLOCKを介してヘツダ内
のバイト位置を示しているものである。受信され
る最初のバイトはブロツク0000に対応し、その典
型的なメモリの内容が第５図ではこのブロツクの
メモリ位置01101000−01101011について示されて
いる。各アドレス位置においてｍビツト（この例
では８ビツト）が蓄えられており、これらのｍビ
ツトはｍケの可能な一致の組合せを示している。
図示したアドレス位置では、ブロツク０の列Ｄ１
では、メモリ位置01101011にのみ１が蓄えられて
おり、ヘツダのこのバイトによつてこのメモリ位
置が識別された時にのみ一致が生じることにな
る。ヘツダ部の最初の２バイトは行先アドレスで
あるため、列Ｄ１におけるこのビツトパターン
は、アドレス01101011によつてアドレスされる処
理装置を行先きとするデータメツセージのみが受
け入れられるという条件を示している。これに対
し、Dmについてみると、図示した４つのメモリ
位置の全部に１が蓄えられている。これは、行先
き011010××（××は何でも良いことを示す）で
指定された処理装置に送られた任意のメツセージ
は受け入れられることを示している。これは典型
的な共同体あるいは放送メツセージであり、ある
クラス又はグループに入つている任意の処理装置
はこのデータメツセージを受け入れる。
説明のために、ヘツダ部の最初のバイトが
01101001であるものと仮定する。これは第１バイ
トであるため、状態制御器１０４はバスBLOCK
に0000を印加し、アドレス一致器１１１はリード
Ｄ１−Dmに対して、第５図のアドレス01101001
に示したｍビツト（01110001）を出力する。特
に、リードＤ１には論理０信号があり、これによ
つてアンドゲート１２０−１の出力は論理０とな
る。同様に、リードDmには論理１信号があり、
これによつてアンドゲート１２０−ｍは論理１信
号を出力する。この時点で、状態制御器１０４は
リードLOADに付勢信号を発生し、これによつ
て一致レジスタ１１２は、アンドゲート１２０−
１乃至１２０−ｍから出力されている信号を蓄え
る。前述のように、この回路はメモリとして働
き、ゲート１２０−１の例のように、一致の失敗
（論理０）を記憶する。
パターン一致・クラス符号化 状態制御器１０４は、ヘツダ部の一連のバイト
の各々が受信される度にバスBLOCK上の信号を
変化させ、最後のバイト（16番目のバイト）が受
信されるまでこれを続ける。第５図はヘツダ部の
最後のバイト（ブロツク１５）の典型的なテーブ
ル内容について、アドレスビツト01111010の部分
を示している。前述のように、バイト０の部分で
一致組合せＤ１に不一致が生じており、一致レジ
スタ１１２に蓄えられている論理０をこのバイト
の一致によつて変化せることができない。しか
し、列Dmにおける一致組合せｍは一致を示して
おり、また受信された他のバイトで不一致は生じ
ていないものとすると、一致レジスタ１１２はこ
の位置において論理１を蓄えたままとなり、一致
組合せｍでは一致が成功する。一致の表示は、オ
アゲート１１３及びリードMATCHを介して状
態制御器１０４に送出される。状態制御器１０４
は、リードMATCHによる一致表示に応動して
リードREADを付勢し、これによつて一致レジ
スタの出力がリードTYPE−１乃至TYPE−ｍか
らクラス符号器１０６に書込まれる。この、一致
レジスタから出力されたデータは、いくつの一致
がとれたかということと、どの一致がとれたかと
いうことを示している。説明のために、位置ｍの
みで一致が取れたものとし、リードTYPE−１乃
至TYPE−ｍには信号00000001があるものと仮定
する。第６図はクラス符号器１０６の種々のアド
レスにおけるテーブルの内容を示している。クラ
ス符号器１０６は優先符号器として動作し、一致
の数及び形をクラス表示に変換し、受信されたデ
ータメツセージが蓄えられるべき、メモリの２k
の領域の１つ、すなわち情報のクラスを指定す
る。クラス符号器１０６はｍ×ｋのRAMによつ
て実現され、説明のために、ｋは５と仮定し、メ
ツセージの32ケのクラス、すなわち25のクラスが
識別できるものとする。前記のリードREAD上
の信号に応動し、クラス符号器１０６はメモリ位
置00000001に蓄えられているデータを出力する。
これは、この場合10101である。このビツトパタ
ーンはリードCLASS−１乃至CLASS−ｋから
DMA制御テーブル１０７へ印加される。
ハードウエアアドレス−DMA制御テーブル 第７図はDMA制御テーブル１０７の典型的な
テーブルの内容を示しており、このテーブルはハ
ードウエアアドレス発生器として働き、そのアド
レスリードに印加されるクラス表示に応動してｌ
ビツトアドレスを出力する。本実施例ではｌ＝８
であり、10101のクラス表示によつて、DMA制
御テーブル１０７は８ビツトアドレス11011100を
バスDMAAからDMA転送装置１０８へ印加す
る。状態制御器１０４は、一致信号を受信した時
か、あるいはデータメツセージが終了ししかも誤
りのなかつたことが誤りチエツカ１０３からリー
ドSTATEから受信された時のいずれかにおいて
リードENABLEを付勢する。DMAの動作とし
ては２つの方法が可能である。１つはデータメツ
セージが受信されるとすぐ蓄えるもので、プログ
ラム可能パターン一致器１０５はヘツダ部の復号
を完了しておりヘツダ部が受信されるとアドレス
が作られるために、これが可能である。もう１つ
はデータメツセージ全体が受信された後で処理装
置メモリ２０１へ転送するものである。本説明で
は、データメツセージは受信されると蓄えられる
ものと仮定する。DMA転送装置１０８はデータ
メツセージの初期（ヘツダ）部分を内部バツフア
に蓄えており、ハードウエアアドレスもバス
DMAAから受信している。よつてDMA転送装置
１０８は処理装置の制御、アドレス、及びデータ
バスに対してアクセスを要求し、処理装置２００
によつて公知の方法によつてアクセスが許可され
ると、DMA転送装置１０８は処理装置メモリ２
０１の指定された位置（11011100）を選択し、受
信されたデータメツセージをそこに蓄える。この
データ転送が完了すると、DMA制御テーブル１
０７に蓄えられた情報、及び場合によつてはアド
レス一致器１１１及びクラス符号器１０６に蓄え
られたテーブル情報も更新しなければならない。
これは前述のように処理装置２００によつて行わ
れる。別の更新の方法としては、DMA転送装置
１０８がDMA制御テーブル１０７のデータを更
新し、今処理装置メモリ２０１に蓄えられたデー
タメツセージに基づいて新しいデータの開始アド
レスを設定することもできる。以上の説明では、
DMA転送装置１０８には多数の機能があること
を仮定しており、これらの機能は当業者には公知
である。多数のこのようなDMA転送装置が市販
されている。
このように、３つのメモリデバイス、すなわち
アドレス一致器１１１、クラス符号器１０６、及
びDMA制御テーブル１０７はプログラム可能な
パターン一致の機能を与え、これは従来技術では
考えられなかつたものである。特に、アドレス一
致器１１１はヘツダを瞬時に復号し、通信チヤネ
ル１０１に伝送されたメツセージが処理装置２０
０を行先きとするものであるか、また処理装置２
００がこのデータメツセージを発信しているデー
タ源からのこの形の通信を受信すべきであるかを
判定する。クラス符号器１０６は優先度又はクラ
スを受信されたデータメツセージから決定し、最
終的にDMA制御テーブル１０７が受信されたメ
ツセージの形及び情報の発信源に基づいてハード
ウエアアドレスを発生する。この処理はすべてバ
イト単位で行われ、従つてヘツダ部が終了する
と、データを処理装置メモリ２０１へ蓄えるため
のハードウエアアドレスが直ちに得られる。処理
装置２００はデータメツセージの全体が受信され
るまで割込みを受けることはない。
本発明について特定の実施例のみについて説明
したが、請求範囲の範囲内で種々の構造が可能で
ある。ここで述べた抽象的あるいは正確な実施例
に限定するものではない。以上に述べた方式は、
本発明の原理の応用を示しているにすぎない。当
業者にとつては、本発明の精神と範囲を逸脱する
ことなく他の構成を考えることができる。
【図面の簡単な説明】
第１図及び第２図は本発明のチヤネルインター
フエイス回路を示す図、第３図は第１図及び第２
図を接続する方法を示す図、第４図は典型的なデ
ータメツセージの構造を示す図、第５図乃至第７
図は本発明のチヤネルインターフエイス回路の３
つのRAMメモリの典型的な内容を示す図、及び
第８図はチヤネルインターフエイス回路と処理装
置及び処理装置メモリの相互接続を示す図であ
る。 主要部分の符号の説明、DATA…局部バス回
路、１０１…通信チヤネル、１０２…チヤネルイ
ンターフエイスデバイス、２００…処理装置、２
０１…処理装置メモリ、１０５…パターン一致回
路、１０８…駆動回路、１１１…アドレス一致回
路、１２０−１乃至１２０−ｍ…一致レジスタ回
路、１０６…クラス符号化回路、１０７…DMA
テーブル回路。

Claims (1)

  1. 【特許請求の範囲】 １ データバス、アドレスバス及び制御バスを持
    つ処理装置及びこれに付随するメモリと、発信
    源、行先及び制御部を持つ複数バイトからなるヘ
    ツダを含むデータメツセージを伝送する通信チヤ
    ネルとの間のインターフエイスを行うためのイン
    ターフエイス回路において、 データメツセージを転送するための局部バス回
    路（例えばDATA）、 該チヤネル例えば１０１及び該局部バス回路
    （例えばDATA）の両方に接続され該通信チヤネ
    ル例えば１０１に現れるデータメツセージに応動
    して受信されるデータメツセージをバイト毎に該
    局部バス回路（例えばDATA）に出力するチヤ
    ネルインターフエイスデバイス例えば１０２、 該局部バス回路（例えばDATA）に接続され、
    そこに該チヤネルインターフエイスデバイス（例
    えば１０２）によつて出力されるデータメツセー
    ジの該ヘツダ部に応動し、受信される該データメ
    ツセージのヘツダ部の各バイトをバイト毎に複数
    の基準ヘツダパターンと比較し、該ヘツダ部のす
    べてのバイトの一致があつた場合にはヘツダ部の
    すべてのバイトの比較が終了したときに一致した
    基準ヘツダパターンに従つて該データメツセージ
    をヘツダ部のすべてのバイトの比較が終了したと
    きに蓄えるべき該付随した処理装置メモリ例えば
    ２０１内の異なる位置を示すハードウエアアドレ
    スを発生するためのパターン一致回路例えば１０
    ５、及び 該処理装置の該アドレスバスと該パターン一致
    回路（例えば１０５）とに接続され該ハードウエ
    アアドレスに応動して該ハードウエアアドレスを
    該処理装置アドレスバスに印加して該付随した処
    理装置メモリ例えば２０１の指定されたメモリ蓄
    積位置を駆動する駆動回路例えば１０８とを含
    み、 該駆動回路例えば１０８が該局部バス回路（例
    えばDATA）及び該処理装置の該データバスに
    も接続され該ハードウエアアドレスに応動して該
    チヤネルインターフエイスデバイス例えば１０２
    から該局部バス回路（例えばDATA）に出力さ
    れるデータメツセージのデータ部を該処理装置の
    該データバスを介して該駆動されたメモリ蓄積位
    置へ蓄えることを特徴とするインターフエイス回
    路。 ２ 特許請求の範囲第１項に記載のインターフエ
    イス回路において、該パターン一致回路例えば１
    ０５が、該チヤネルインターフエイスデバイス
    （例えば１０２）に接続されデータメツセージの
    ヘツダ部に応動し、ｍを整数とする時受信された
    該ヘツダ部を内部に蓄えられたｍケの一致パター
    ンとバイト毎に比較し、該ヘツダ部とｍケの一致
    パターンとのバイト毎の対応を示すバイト毎の一
    致表示信号を発生するアドレス一致回路例えば１
    １１を含むことを特徴とするインターフエイス回
    路。 ３ 特許請求の範囲第２項に記載のインターフエ
    イス回路において、該パターン一致回路例えば１
    ０５がさらに、 該アドレス一致回路例えば１１１に接続され、
    該バイト毎の一致表示信号に応動してｍケの一致
    パターン比較の累積状態を示すｍビツト一致和親
    号（例えばTYPE1−TYPEm）を発生する一致
    レジスタ回路例えば１２０−１乃至１２０−ｍ，
    １１２を含むことを特徴とするインターフエイス
    回路。 ４ 特許請求の範囲第３項に記載のインターフエ
    イス回路において、該パターン一致回路例えば１
    ０５がさらに、 該一致レジスタ回路例えば１２０−１乃至１２
    ０−ｍ，１１２に接続され、該ｍビツト一致和親
    号（例えばTYPE1−TYPEm）に応動しデータ
    メツセージを2kケの可能な情報のクラスの１つに
    分類するｋビツトクラス信号（例えばCLASS1−
    CLASSk）を発生するクラス符号化回路例えば
    １０６を含むことを特徴とするインターフエイス
    回路。 ５ 特許請求の範囲第４項に記載のインターフエ
    イス回路において、該パターン一致回路例えば１
    ０５がさらに、 該クラス符号化回路例えば１０６に接続され該
    ｋビツトクラス信号（例えばCLASS1−
    CLASSk）に応動してハードウエアアドレスを
    発生するDMAテーブル回路例えば１０７を含む
    ことを特徴とするインターフエイス回路。 ６ 特許請求の範囲第２項に記載のインターフエ
    イス回路において、 該アドレス一致回路例えば１１１が該処理装置
    の該データ、アドレス及び制御バスに接続され、
    そこに現れる信号に応動して該処理装置例えば２
    ００によつて決定された一致パターンを蓄えるこ
    とを特徴とするインターフエイス回路。 ７ 特許請求の範囲第４項に記載のインターフエ
    イス回路において、 該クラス符号化回路例えば１０６が該処理装置
    の該データ、アドレス及び制御バスに接続され、
    そこに現れる信号に応動して該処理装置例えば２
    ００によつて決定されたクラス変換情報を蓄える
    ことを特徴とするインターフエイス回路。 ８ 特許請求の範囲第５項に記載のインターフエ
    イス回路において、 該DMAテーブル回路例えば１０７が該処理装
    置の該データ、アドレス及び制御バスに接続さ
    れ、そこに現れる信号に応動して該処理装置（例
    えば２００）によつて決定されたハードウエアア
    ドレス情報を蓄えることを特徴とするインターフ
    エイス回路。 ９ 特許請求の範囲第１項に記載のインターフエ
    イス回路において、チヤネルインターフエイス回
    路例えば１００が、 チヤネルインターフエイスデバイス例えば１０
    ２及びパターン一致回路例えば１０５とに接続さ
    れた状態制御器例えば１０４を含み、 該状態制御器は該チヤネルインターフエイスデ
    バイス例えば１０２に応動してヘツダ部のどのバ
    イトが該チヤネルインターフエイスデバイス例え
    ば１０２によつて最後に受信されたかを示すブロ
    ツクアドレス信号（例えばBLOCK）を発生する
    ことを特徴とするインターフエイス回路。 １０ 特許請求の範囲第２または第９項に記載の
    インターフエイス回路において、 該パターン一致回路例えば１０５が該ブロツク
    アドレス信号（例えばBLOCK）に応動し該ヘツ
    ダの最後に受信されたバイトを、該アドレス一致
    回路（例えば１１１）に蓄えられたｍケの一致パ
    ターンの各々の対応するバイトと比較することを
    特徴とするインターフエイス回路。
JP57106251A 1981-06-22 1982-06-22 インタ−フエイス回路 Granted JPS5810236A (ja)

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