JPH0555906A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH0555906A JPH0555906A JP3209248A JP20924891A JPH0555906A JP H0555906 A JPH0555906 A JP H0555906A JP 3209248 A JP3209248 A JP 3209248A JP 20924891 A JP20924891 A JP 20924891A JP H0555906 A JPH0555906 A JP H0555906A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- input
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に相補型ＭＯＳトランジスタ集積回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a complementary MOS transistor integrated circuit.
【０００２】[0002]
【従来の技術】図５は、従来の相補型ＭＯＳトランジス
タ集積回路の一例を示す回路図であり、図において、１
は入力端子、２はＮＡＮＤ回路、３はＮＯＲ回路、４は
Ｐチャネルトランジスタ、５はＮチャネルトランジス
タ、６は出力端子、７は遅延回路、８，９はＮＯＴ回路
である。また、図６は、この半導体集積回路の動作タイ
ミングを示すタイミングチャートである。2. Description of the Related Art FIG. 5 is a circuit diagram showing an example of a conventional complementary MOS transistor integrated circuit.
Is an input terminal, 2 is a NAND circuit, 3 is a NOR circuit, 4 is a P-channel transistor, 5 is an N-channel transistor, 6 is an output terminal, 7 is a delay circuit, and 8 and 9 are NOT circuits. FIG. 6 is a timing chart showing the operation timing of this semiconductor integrated circuit.
【０００３】次に、上記半導体集積回路の動作を図６の
タイミングチャートを用いて説明する。先ず、入力端子
１への入力を第２の電源レベル（以下、“Ｌ”と称す）
から第１の電源レベル（以下、“Ｈ”と称す）へ変化さ
せると、遅延回路７の出力は、該遅延回路７の遅延時間
（以下“ｔ”と称す）分だけ遅れて“Ｌ”から“Ｈ”に
変化する。また、ＮＯＲ回路３の出力は前記の入力端子
１への入力の変化と同時に“Ｈ”から“Ｌ”へ変化し、
Ｎチャネルトランジスタ５をオフにする。また、ＮＡＮ
Ｄ回路２の出力は前記の入力端子１への入力の変化から
前記“ｔ”分だけ遅れて“Ｈ”から“Ｌ”へ変化し、Ｐ
チャネルトランジスタ４をオンにする。従って、Ｎチャ
ネルトランジスタ５がオフした後、Ｐチャネルトランジ
スタ４がオンされるのでＰチャネルトランジスタ４側か
らＮチャネルトランジスタ５に向けて貫通電流ＩLKは流
れず、出力端子６からは入力端子１への入力に対して前
記“ｔ”分だけ遅れた出力が得られる。Next, the operation of the semiconductor integrated circuit will be described with reference to the timing chart of FIG. First, the input to the input terminal 1 is the second power supply level (hereinafter referred to as "L").
From the first power supply level (hereinafter referred to as “H”), the output of the delay circuit 7 is delayed from the delay circuit 7 by the delay time (hereinafter referred to as “t”) to “L”. Change to "H". Further, the output of the NOR circuit 3 changes from "H" to "L" at the same time when the input to the input terminal 1 changes.
The N-channel transistor 5 is turned off. Also, NAN
The output of the D circuit 2 changes from "H" to "L" with a delay of "t" from the change of the input to the input terminal 1, and P
The channel transistor 4 is turned on. Therefore, since the P-channel transistor 4 is turned on after the N-channel transistor 5 is turned off, the through current I LK does not flow from the P-channel transistor 4 side toward the N-channel transistor 5, and the output terminal 6 is transferred to the input terminal 1. An output delayed by the above "t" with respect to the input of is obtained.
【０００４】一方、入力端子１への入力を“Ｈ”から
“Ｌ”へ変化させると、遅延回路７の出力は前記“ｔ”
分だけ遅れて“Ｈ”から“Ｌ”に変化する。また、ＮＡ
ＮＤ回路２の出力は入力端子１への入力の変化と同時に
“Ｌ”から“Ｈ”へ変化し、Ｐチャネルトランジスタ４
をオンにする。また、ＮＯＲ回路３の出力は入力端子１
への入力の変化から前記“ｔ”分だけ遅れて“Ｌ”から
“Ｈ”へ変化し、Ｎチャネルトランジスタ５をオンにす
る。従って、Ｎチャネルトランジスタ５がオフの状態
で、Ｐチャネルトランジスタ４がオンするので上記と同
様にＰチャネルトランジスタ４側からＮチャネルトラン
ジスタ５に向けて貫通電流ＩLKは流れず、出力端子６か
らは入力端子１への入力に対して前記“ｔ”分だけ遅れ
た出力が得られる。On the other hand, when the input to the input terminal 1 is changed from "H" to "L", the output of the delay circuit 7 is the above "t".
It changes from "H" to "L" with a delay. Also, NA
The output of the ND circuit 2 changes from "L" to "H" at the same time when the input to the input terminal 1 changes, and the P-channel transistor 4
Turn on. The output of the NOR circuit 3 is the input terminal 1
The change from "L" to "H" is delayed by "t" from the change of the input to the N-channel transistor 5 to turn on. Therefore, since the P-channel transistor 4 is turned on while the N-channel transistor 5 is off, the through current I LK does not flow from the P-channel transistor 4 side to the N-channel transistor 5 and the output terminal 6 outputs An output delayed by "t" from the input to the input terminal 1 is obtained.
【０００５】[0005]
【発明が解決しようとする課題】従来の半導体集積回路
装置は上記のように構成されており、複数の出力回路を
設け、各出力回路における貫通電流を低減するために
は、各出力回路毎に入力端子からの入力信号を一定期間
遅延させる遅延回路を設ける必要がある。このため、出
力回路毎に遅延回路を設けると集積回路におけるレイア
ウト面積が増大するとともに、それぞれの遅延回路の遅
延時間を制御するための回路設計やレイアウト設計が必
要となり、装置が大型化し、また、これらに要する負担
が増大するという問題点があった。The conventional semiconductor integrated circuit device is configured as described above, and in order to reduce the shoot-through current in each output circuit by providing a plurality of output circuits, each output circuit is It is necessary to provide a delay circuit that delays the input signal from the input terminal for a certain period. Therefore, if a delay circuit is provided for each output circuit, the layout area in the integrated circuit increases, and circuit design and layout design for controlling the delay time of each delay circuit are required, which makes the device large and There is a problem that the burden required for these increases.
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、複数の出力回路に対して出力回
路毎に遅延回路を設ける必要がなく、２つの遅延回路を
設けるだけで、各出力回路における貫通電流を低減し、
各出力回路の動作を制御することができる半導体集積回
路装置を得ることを目的とする。The present invention has been made to solve the above problems, and it is not necessary to provide a delay circuit for each output circuit with respect to a plurality of output circuits, and only two delay circuits are provided. Reduces shoot-through current in each output circuit,
An object is to obtain a semiconductor integrated circuit device capable of controlling the operation of each output circuit.
【０００７】[0007]
【課題を解決するための手段】この発明にかかる半導体
集積回路は、出力回路を高インピーダンス状態にするＩ
Ｎｏｆｆ信号を発生する回路を設けるとともに、上記出
力回路への入力信号の遷移領域において、上記ＩＮｏｆ
ｆ信号発生回路から出力するＩＮｏｆｆ信号によって上
記出力回路が高インピーダンス状態となるように論理回
路を形成したものである。A semiconductor integrated circuit according to the present invention sets an output circuit to a high impedance state I
A circuit for generating the Noff signal is provided, and in the transition region of the input signal to the output circuit, the INof signal is generated.
A logic circuit is formed so that the output circuit is in a high impedance state by the INoff signal output from the f signal generation circuit.
【０００８】[0008]
【作用】この発明の半導体集積回路装置においては、Ｉ
Ｎｏｆｆ信号発生回路からの出力信号によって出力回路
におけるＰチャンネルトランジスタとＮチャンネルトラ
ンジスタの動作制御を行うことができるため、該ＩＮｏ
ｆｆ信号発生回路からの出力信号に同期し、各出力回路
へ入力される入力信号の遷移領域で出力回路が高インピ
ーダンス状態になり、出力回路における貫通電流を減少
することができる。In the semiconductor integrated circuit device of the present invention, I
Since the operation of the P-channel transistor and the N-channel transistor in the output circuit can be controlled by the output signal from the Noff signal generating circuit, the INo
In synchronization with the output signal from the ff signal generation circuit, the output circuit enters the high impedance state in the transition region of the input signal input to each output circuit, and the shoot-through current in the output circuit can be reduced.
【０００９】[0009]
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による半導体集積回
路装置の基本的な回路構成を示す図であり、出力回路を
１つ設けたものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a basic circuit configuration of a semiconductor integrated circuit device according to an embodiment of the present invention, in which one output circuit is provided.
【００１０】図において、１は入力端子、２はＮＡＮＤ
回路、３はＮＯＲ回路、４はＰチャネルトランジスタ、
５はＮチャネルトランジスタ、６は出力端子、７は第１
の遅延回路、８，９はＮＯＴ回路、１０は第２の遅延回
路、１１，１２はＮＯＴ回路、１３はＩＮｏｆｆ信号発
生回路としてのＥＸ−ＯＲ回路、１４はＮＯＴ回路であ
る。In the figure, 1 is an input terminal and 2 is a NAND
Circuit, 3 is a NOR circuit, 4 is a P-channel transistor,
5 is an N-channel transistor, 6 is an output terminal, and 7 is a first
Is a delay circuit, 8 and 9 are NOT circuits, 10 is a second delay circuit, 11 and 12 are NOT circuits, 13 is an EX-OR circuit as an INoff signal generating circuit, and 14 is a NOT circuit.
【００１１】次に、この半導体集積回路装置の動作を図
２に示すタイミイグチャートを用いて説明する。先ず、
入力端子１への入力信号を“Ｌ”から“Ｈ”に変化させ
ると、第１の遅延回路７の出力信号は上記入力端子１へ
の入力信号の変化からこの第１の遅延回路７における遅
延時間（以下、“ｔ1 ”と称す）分だけ遅れて“Ｌ”か
ら“Ｈ”に変化し、更に、第２の遅延回路１０の出力信
号は第１の遅延回路７の出力から該第２の遅延回路の遅
延時間（以下、“ｔ2 ”と称す）分だけ遅れて“Ｌ”か
ら“Ｈ”に変化する。そして、この第２の遅延回路１０
の出力信号はＥＸ−ＯＲ回路１３に入力され、該ＥＸ−
ＯＲ回路１３は入力端子１への入力の変化から“ｔ1 ”
＋“ｔ2 ”の期間分だけ“Ｈ”になるＩＮｏｆｆ信号を
出力する。そして、このＥＸ−ＯＲ回路１３からのＩＮ
ｏｆｆ信号と第１の遅延回路７の出力信号を受けたＮＯ
Ｒ回路３は、入力端子１への入力信号と同時に“Ｈ”か
ら“Ｌ”に変化する信号を出力し、この信号を受けたＮ
チャネルトランジスタ５はオフする。また、同様にＥＸ
−ＯＲ回路１３からの出力信号と第１の遅延回路７から
の出力信号を受けたＮＡＮＤ回路２は、入力端子１の入
力信号の変化から“ｔ1 ”＋“ｔ2 ”だけ遅れて“Ｈ”
から“Ｌ”に変化する出力信号を出力し、この信号を受
けたＰチャネルトランジスタ４はオンする。このよう
に、Ｎチャネルトランジスタ５がオフしてから、
“ｔ1 ”＋“ｔ2 ”だけ遅れてＰチャネルトランジスタ
４がオンするため、これらＮチャネルトランジスタ５と
Ｐチャンネルトランジスタ４とからなる出力回路には貫
通電流ＩLKが流れない。Next, the operation of the semiconductor integrated circuit device will be described with reference to the timing chart shown in FIG. First,
When the input signal to the input terminal 1 is changed from "L" to "H", the output signal of the first delay circuit 7 is delayed by the change in the input signal to the input terminal 1 in the first delay circuit 7. It changes from “L” to “H” with a delay of time (hereinafter, referred to as “t 1 ”), and the output signal of the second delay circuit 10 changes from the output of the first delay circuit 7 to the second signal. Changes from "L" to "H" with a delay of the delay time of the delay circuit (hereinafter referred to as "t 2 "). Then, the second delay circuit 10
Of the output signal of the EX-OR circuit 13 is input to the EX-OR circuit 13.
The OR circuit 13 changes from the change of the input to the input terminal 1 to "t 1 ".
+ "T 2" and outputs a INoff signal becomes period "H" only for. Then, the IN from the EX-OR circuit 13
NO receiving the off signal and the output signal of the first delay circuit 7
The R circuit 3 outputs a signal that changes from "H" to "L" at the same time as the input signal to the input terminal 1, and N which receives this signal.
The channel transistor 5 is turned off. Similarly, EX
The NAND circuit 2 receiving the output signal from the OR circuit 13 and the output signal from the first delay circuit 7 is delayed by “t 1 ” + “t 2 ” from the change of the input signal of the input terminal 1 and is “H”. ”
The output signal changing from "L" to "L" is output, and the P-channel transistor 4 receiving this signal is turned on. In this way, after the N-channel transistor 5 is turned off,
Since the P-channel transistor 4 is turned on with a delay of “t 1 ” + “t 2 ”, the through current I LK does not flow in the output circuit including the N-channel transistor 5 and the P-channel transistor 4.
【００１２】次に、入力端子１への入力信号を“Ｈ”か
ら“Ｌ”に変化させると、第１の遅延回路７の出力信号
は上記入力端子１への入力信号の変化から“ｔ1 ”だけ
遅れて“Ｈ”から“Ｌ”に変化し、第２の遅延回路１０
の出力信号は第１の遅延回路７の出力から“ｔ2 ”だけ
遅れて“Ｈ”から“Ｌ”に変化する。そして、この第２
の遅延回路１０の出力信号はＥＸ−ＯＲ回路１３に入力
され、該ＥＸ−ＯＲ回路１３は入力端子１への入力の変
化から“ｔ1 ”＋“ｔ2 ”の期間だけ“Ｈ”になるＩＮ
ｏｆｆ信号を出力する。そして、このＥＸ−ＯＲ回路１
３から出力するＩＮｏｆｆ信号と第１の遅延回路７から
の出力信号を受けたＮＡＮＤ回路２の出力信号は入力端
子１への入力と同時に“Ｌ”から“Ｈ”に変化し、この
信号を受けたＰチャネルトランジスタ４はオフする。同
様にＥＸ−ＯＲ回路１３から出力するＩＮｏｆｆ信号と
第１の遅延回路７の出力信号を受けたＮＯＲ回路３は、
入力端子１の入力の変化から“ｔ1 ”＋“ｔ2 ”だけ遅
れて“Ｌ”から“Ｈ”に変化する信号を出力し、この信
号を受けたＮチャネルトランジスタ５がオンする。従っ
て、Ｐチャネルトランジスタ４がオフしてから、
“ｔ1 ”＋“ｔ2 ”だけ遅れてＮチャネルトランジスタ
５がオンするので、これらＮチャネルトランジスタ５と
Ｎチャンネルトランジスタ４とからなる出力回路には貫
通電流ＩLKが流れない。Next, when the input signal to the input terminal 1 is changed from "H" to "L", the output signal of the first delay circuit 7 is changed from the change of the input signal to the input terminal 1 to "t 1 ". "H" changes to "L" after a delay of "", and the second delay circuit 10
The output signal of is changed from "H" to "L" with a delay of "t 2 " from the output of the first delay circuit 7. And this second
The output signal of the delay circuit 10 of the input to the EX-OR circuit 13, the EX-OR circuit 13 becomes "H" only period "t 1" from the change in the input to the input terminal 1 + "t 2" IN
Output an off signal. And this EX-OR circuit 1
The output signal of the NAND circuit 2 which receives the INoff signal output from the output terminal 3 and the output signal from the first delay circuit 7 changes from “L” to “H” at the same time as input to the input terminal 1 and receives this signal. The P-channel transistor 4 is turned off. Similarly, the NOR circuit 3 that receives the INoff signal output from the EX-OR circuit 13 and the output signal of the first delay circuit 7 is
From a change in the input of the input terminal 1 "t 1" + "t 2" delayed outputs a signal which changes from "H" to "L", N-channel transistor 5 which has received the signal is turned on. Therefore, after the P-channel transistor 4 is turned off,
Since the N-channel transistor 5 is turned on with a delay of “t 1 ” + “t 2 ”, the through current I LK does not flow in the output circuit including the N-channel transistor 5 and the N-channel transistor 4.
【００１３】このような本実施例の半導体集積回路装置
では、第１及び第２の遅延回路７，１０と、該第２の遅
延回路１０からの出力信号と入力端子１への入力信号が
入力されるＥＸ−ＯＲ回路１３とを設け、更に、上記第
１の遅延回路７からの出力信号と上記ＥＸ−ＯＲ回路１
３からの出力信号とがそれぞれＮＡＮＤ回路２とＮＯＲ
回路３に入力し、該ＮＡＮＤ回路２とＮＯＲ回路３の出
力がそれぞれＰチャネルトランジスタ４とＮチャネルト
ランジスタ５に入力されるように構成したため、上記第
１の遅延回路７からの出力信号の遷移領域において、上
記Ｐチャネルトランジスタ４とＮチャネルトランジスタ
５とは共にオフ状態となり、この時、このＰチャネルト
ランジスタ４とＮチャネルトランジスタ５からなる出力
回路の出力端子６は高インピーダンス状態になるため、
図５に示した従来の半導体集積回路装置と同様に出力回
路における貫通電流が流れず、装置の消費電流を低減す
ることができる。In such a semiconductor integrated circuit device of this embodiment, the first and second delay circuits 7 and 10, the output signal from the second delay circuit 10 and the input signal to the input terminal 1 are input. EX-OR circuit 13 is provided, and the output signal from the first delay circuit 7 and the EX-OR circuit 1 are further provided.
3 is the output signal from the NAND circuit 2 and NOR, respectively.
Since it is configured so that the output of the NAND circuit 2 and the output of the NOR circuit 3 are input to the P-channel transistor 4 and the N-channel transistor 5, respectively, the transition region of the output signal from the first delay circuit 7 is input. In the above, both the P-channel transistor 4 and the N-channel transistor 5 are turned off, and at this time, the output terminal 6 of the output circuit including the P-channel transistor 4 and the N-channel transistor 5 is in the high impedance state.
As in the conventional semiconductor integrated circuit device shown in FIG. 5, a shoot-through current does not flow in the output circuit, and the device current consumption can be reduced.
【００１４】次に、上記図１に示す半導体集積回路装置
を基に複数の出力回路を形成した本発明の第２の実施例
の半導体集積回路装置について説明する。図３は、本発
明の第２の実施例による複数の出力回路を備えた半導体
集積回路装置の回路構成を示す図であり、図３(a) は全
体の回路構成を示し、図３(b) 〜 (c)は、各出力回路へ
の入力信号を発生するデータ信号入力回路の回路構成を
示す図である。Next, a semiconductor integrated circuit device according to a second embodiment of the present invention in which a plurality of output circuits are formed based on the semiconductor integrated circuit device shown in FIG. 1 will be described. FIG. 3 is a diagram showing a circuit configuration of a semiconductor integrated circuit device having a plurality of output circuits according to a second embodiment of the present invention. FIG. 3 (a) shows the entire circuit configuration and FIG. ) To (c) are diagrams showing a circuit configuration of a data signal input circuit for generating an input signal to each output circuit.
【００１５】図において、図１と同一符号は同等または
相当する部分を示し、２ａ，２ｂ，２ｃはＮＡＮＤ回
路、３ａ，３ｂ，３ｃはＮＯＲ回路、４ａ，４ｂ，４ｃ
はＰチャネルトランジスタ、５ａ，５ｂ，５ｃはＮチャ
ネルトランジスタ、６ａ，６ｂ，６ｃは出力端子、１５
はＤフリップフロップ回路、１６，１８，２１，２３は
ＡＮＤ回路、１９，２０，２４はＮＯＴ回路、１７，２
２はＯＲ回路であり、Ｐチャネルトランジスタ４ａ，Ｎ
チャネルトランジスタ５ａ，出力端子６ａにより第１の
出力回路が形成され、同じように、Ｐチャネルトランジ
スタ４ｂ，Ｎチャネルトランジスタ５ｂ，出力端子６ｂ
により第２の出力回路が、Ｐチャネルトランジスタ４
ｃ，Ｎチャネルトランジスタ５ｃ，出力端子６ｃにより
第３の出力回路が形成されている。In the figure, the same reference numerals as in FIG. 1 denote the same or corresponding parts, 2a, 2b and 2c being NAND circuits, 3a, 3b and 3c being NOR circuits, 4a, 4b and 4c.
Is a P-channel transistor, 5a, 5b and 5c are N-channel transistors, 6a, 6b and 6c are output terminals, 15
Is a D flip-flop circuit, 16, 18, 21, 23 are AND circuits, 19, 20, 24 are NOT circuits, 17, 2
2 is an OR circuit, which is a P-channel transistor 4a, N
The channel transistor 5a and the output terminal 6a form a first output circuit. Similarly, the P-channel transistor 4b, the N-channel transistor 5b, and the output terminal 6b are formed.
Causes the second output circuit to switch to the P-channel transistor 4
A third output circuit is formed by c, the N-channel transistor 5c and the output terminal 6c.
【００１６】以下、この半導体集積回路装置の動作を図
４に示すタイミイグチャートを用いて説明する。基本的
な動作は図１で示した回路と同じであり、入力端子１に
はクロック信号ＣＬＫが入力され、このクロック信号Ｃ
ＬＫを受けた該第１の遅延回路７は出力信号ＣＬＫＤを
出力する。そして，この出力信号ＣＬＫＤは第２の遅延
回路１０に入力されるとともに、図３(b) , 図３(c) ，
図３(d) で示す該出力信号ＣＬＫＤと同期した信号を発
生するそれぞれの同期信号発生回路に図示しないデータ
回路からのデータ信号と共に入力され、各同期信号発生
回路からは該出力信号ＣＬＫＤと同期した出力信号ＩＮ
１，ＩＮ２，ＩＮ３を出力する。The operation of this semiconductor integrated circuit device will be described below with reference to the timing chart shown in FIG. The basic operation is the same as that of the circuit shown in FIG. 1, and the clock signal CLK is input to the input terminal 1 and the clock signal C
The first delay circuit 7 receiving LK outputs the output signal CLKD. Then, this output signal CLKD is input to the second delay circuit 10, and at the same time as shown in FIG. 3 (b), FIG. 3 (c),
It is input together with a data signal from a data circuit (not shown) to each synchronizing signal generating circuit that generates a signal synchronized with the output signal CLKD shown in FIG. 3 (d), and is synchronized with the output signal CLKD from each synchronizing signal generating circuit. Output signal IN
1, IN2, IN3 are output.
【００１７】ここで、図３(b) に示す回路はＤフリップ
フロップ回路からなり、図中符号ＩＮ１は図３(a) 中の
ＩＮ１に対応し、これらＩＮ１が符された信号配線は同
じものを示している。Here, the circuit shown in FIG. 3 (b) is composed of a D flip-flop circuit, reference numeral IN1 in the figure corresponds to IN1 in FIG. 3 (a), and signal wirings to which IN1 is referred are the same. Is shown.
【００１８】また、図３(c) に示す回路は、上記出力信
号ＣＬＫＤが直接入力されるＡＮＤ回路１６と上記出力
信号ＣＬＫＤがＮＯＴ回路１９を介して入力されるＡＮ
Ｄ回路１８と、該ＡＮＤ回路１６と該ＡＮＤ回路１８か
らの出力がそれぞれ入力されるＯＲ回路１７とからな
り、該ＡＮＤ回路１６と該ＡＮＤ回路１８にはそれぞれ
図示しない選択信号発生回路からのセレクト信号ＳＥＬ
２がそれぞれ入力されるようになっている。そして、Ｏ
Ｒ回路１７には上記ＡＮＤ回路１６とＡＮＤ回路１８と
から出力する出力信号ＣＬＫＤと同一波形の信号、或い
は、出力信号ＣＬＫＤと反転した信号の何れかの信号
と、図示しないデータ回路からのデータ信号ＤＡＴＡ２
とが入力され、該ＯＲ回路１７からは出力信号ＣＬＫＤ
と同期し、分周比，“Ｈ”“Ｌ”レベル等が異なる信号
ＩＮ２が出力する。図中、符号ＩＮ２は図３(a) 中のＩ
Ｎ２に対応し、これらＩＮ２が符された信号配線は同じ
ものを示している。In the circuit shown in FIG. 3 (c), an AND circuit 16 to which the output signal CLKD is directly input and an AN to which the output signal CLKD is input via a NOT circuit 19 are provided.
A D circuit 18 and an AND circuit 16 and an OR circuit 17 to which outputs from the AND circuit 18 are respectively input, and the AND circuit 16 and the AND circuit 18 are respectively selected from a selection signal generating circuit (not shown). Signal SEL
2 is input respectively. And O
The R circuit 17 outputs a signal having the same waveform as the output signal CLKD output from the AND circuit 16 and the AND circuit 18, or a signal obtained by inverting the output signal CLKD, and a data signal from a data circuit (not shown). DATA2
And the output signal CLKD from the OR circuit 17.
In synchronization with the above, a signal IN2 having different frequency division ratios, "H" and "L" levels, etc. is output. In the figure, the code IN2 is I in FIG. 3 (a).
The signal wirings corresponding to N2 and marked with IN2 are the same.
【００１９】また、図３(d) に示す回路は、上記第１の
遅延回路からの出力信号のＣＬＫＤと図示しない選択信
号発生回路からのセレクト信号ＳＥＬ３が入力されるＡ
ＮＤ回路２１とＮＯＴ回路２４を介して上記セレクト信
号ＳＥＬ３が入力されるＡＮＤ回路２４とこれらＡＮＤ
回路２１２４の出力を入力とするＯＲ回路２２からな
り、セレクト信号ＳＥＬ３によって上記出力信号ＣＬＫ
Ｄと図示しないデータ回路からのデータ信号ＤＡＴＡ３
の何れかが選択的にＯＲ回路１７に入力し、該ＯＲ回路
１７からは出力信号ＣＬＫＤと同期し、分周比，“Ｈ”
“Ｌ”レベル等の異なる信号ＩＮ３が出力する。図中、
符号ＩＮ３は図３(a) 中のＩＮ３に対応し、これらＩＮ
３が符された信号配線は同じものを示している。In the circuit shown in FIG. 3 (d), the CLKD of the output signal from the first delay circuit and the select signal SEL3 from the select signal generating circuit (not shown) are input.
AND circuit 24 to which the select signal SEL3 is input via the ND circuit 21 and NOT circuit 24
It is composed of an OR circuit 22 which receives the output of the circuit 2124 as an input, and outputs the output signal CLK by the select signal SEL3.
D and data signal DATA3 from a data circuit (not shown)
Is selectively input to the OR circuit 17 and is synchronized with the output signal CLKD from the OR circuit 17, and the division ratio, "H"
A different signal IN3 such as "L" level is output. In the figure,
Reference numeral IN3 corresponds to IN3 in FIG. 3 (a).
Signal wirings marked with 3 indicate the same.
【００２０】そして、これら図３(a) 〜(d) に示すそれ
ぞれの回路から出力した信号ＩＮ１，ＩＮ２，ＩＮ３
は、ＮＡＮＤ回路２ａ，ＮＯＲ回路３ａとＮＡＮＤ回路
２ｂ，ＮＯＲ回路３ｂとＮＡＮＤ回路２ｃ，ＮＯＲ回路
３ｃにそれぞれ入力される。Then, the signals IN1, IN2, IN3 output from the respective circuits shown in FIGS. 3 (a) to 3 (d).
Is input to the NAND circuit 2a, the NOR circuit 3a, the NAND circuit 2b, the NOR circuit 3b, the NAND circuit 2c, and the NOR circuit 3c, respectively.
【００２１】一方、ＥＸ−ＯＲ回路１３には、クロック
信号ＣＬＫと第２の遅延回路１０の出力信号が入力さ
れ、該ＥＸ−ＯＲ回路１３は、ＮＡＮＤ回路２ａ，ＮＯ
Ｒ回路３ａ，ＮＡＮＤ回路２ｂ，ＮＯＲ回路３ｂ，ＮＡ
ＮＤ回路２ｃ，ＮＯＲ回路３ｃの各回路に向けてＩＮｏ
ｆｆ信号を出力する。このＩＮｏｆｆ信号は、入力端子
１への入力信号であるクロック信号ＣＬＫの変化から
“ｔ1 ”＋“ｔ2 ”の期間分だけ“Ｈ”になる。そし
て、このＥＸ−ＯＲ回路１３からの出力信号と図３(b)
に示すＤフリップフロップ１５からの上記出力信号ＩＮ
１を受けたＮＯＲ回路３ａの出力はクロック信号ＣＬＫ
の信号の変化と同時に“Ｈ”から“Ｌ”に変化して、Ｎ
チャネルトランジスタ５ａがオフし、同様にＥＸ−ＯＲ
回路１３からの出力信号とＤフリップフロップ１５から
の上記出力信号ＩＮ１を受けたＮＡＮＤ回路２ａの出力
は、入力端子１の入力信号の変化から“ｔ1 ”＋
“ｔ2 ”だけ遅れて“Ｈ”から“Ｌ”に変化して、Ｐチ
ャネルトランジスタ４ａをオンする。従って、Ｎチャネ
ルトランジスタ５ａとＰチャネルトランジスタ４ａから
なる第１の出力回路の出力端子６ａは、入力信号ＩＮ１
の遷移領域において常に高インピーダンス状態にあり、
この出力回路における貫通電流ＩＬＫ１は流れない。こ
こで、図４におけるＯＵＴ１はこの出力回路の出力端子
６ａにおける出力信号の信号波形を示している。On the other hand, the EX-OR circuit 13 receives the clock signal CLK and the output signal of the second delay circuit 10, and the EX-OR circuit 13 receives the NAND circuits 2a and NO.
R circuit 3a, NAND circuit 2b, NOR circuit 3b, NA
INO toward each circuit of the ND circuit 2c and the NOR circuit 3c
Output ff signal. The INoff signal becomes “H” for the period of “t 1 ” + “t 2 ” from the change of the clock signal CLK which is the input signal to the input terminal 1. Then, the output signal from the EX-OR circuit 13 and FIG.
The output signal IN from the D flip-flop 15 shown in
The output of the NOR circuit 3a receiving 1 is the clock signal CLK.
Changes from "H" to "L" at the same time when the signal of
The channel transistor 5a turns off, and the EX-OR
The output of the NAND circuit 2a receiving the output signal from the circuit 13 and the output signal IN1 from the D flip-flop 15 changes to "t 1 " + from the change of the input signal of the input terminal 1.
It changes from "H" to "L" with a delay of "t 2 ", and turns on the P-channel transistor 4a. Therefore, the output terminal 6a of the first output circuit composed of the N-channel transistor 5a and the P-channel transistor 4a is connected to the input signal IN1.
Is always in a high impedance state in the transition region of
The through current ILK1 in this output circuit does not flow. Here, OUT1 in FIG. 4 shows the signal waveform of the output signal at the output terminal 6a of this output circuit.
【００２２】また、ＥＸ−ＯＲ回路１３からの出力信号
と図３(b) に示すデータ信号入力回路からの出力信号Ｉ
Ｎ２を受けたＮＯＲ回路３ｂの出力はクロック信号ＣＬ
Ｋの信号の変化と同時に“Ｈ”から“Ｌ”に変化して、
Ｎチャネルトランジスタ５ｂがオフし、同様にＥＸ−Ｏ
Ｒ回路１３からの出力信号とデータ信号入力回路からの
出力信号ＩＮ２を受けたＮＡＮＤ回路２ｂの出力は、入
力端子１の入力信号の変化から“ｔ1 ”＋“ｔ2 ”だけ
遅れて“Ｈ”から“Ｌ”に変化して、Ｐチャネルトラン
ジスタ４ｂをオンする。従って、Ｎチャネルトランジス
タ５ａとＰチャネルトランジスタ４ｂからなる第２の出
力回路の出力端子６ｂは入力信号ＩＮ１の遷移領域にお
いて常に高インピーダンス状態にあり、この出力回路に
おける貫通電流ＩＬＫ２は流れない。ここで、図４にお
けるＯＵＴ２はこの出力回路の出力端子６ｂにおける出
力信号の信号波形を示している。The output signal from the EX-OR circuit 13 and the output signal I from the data signal input circuit shown in FIG.
The output of the NOR circuit 3b receiving N2 is the clock signal CL.
At the same time as the K signal changes, it changes from "H" to "L",
The N-channel transistor 5b turns off, and the EX-O
The output of the NAND circuit 2b, which receives the output signal from the R circuit 13 and the output signal IN2 from the data signal input circuit, is delayed by “t 1 ” + “t 2 ” from the change of the input signal of the input terminal 1 to “H”. “L” changes to turn on the P-channel transistor 4b. Therefore, the output terminal 6b of the second output circuit including the N-channel transistor 5a and the P-channel transistor 4b is always in the high impedance state in the transition region of the input signal IN1, and the through current ILK2 in this output circuit does not flow. Here, OUT2 in FIG. 4 shows the signal waveform of the output signal at the output terminal 6b of this output circuit.
【００２３】また、ＥＸ−ＯＲ回路１３からの出力信号
と図３(c) に示すデータ信号入力回路からの出力信号Ｉ
Ｎ３を受けたＮＯＲ回路３ｃの出力はクロック信号ＣＬ
Ｋの信号の変化と同時に“Ｈ”から“Ｌ”に変化して、
Ｎチャネルトランジスタ５ｃがオフし、同様にＥＸ−Ｏ
Ｒ回路１３からの出力信号とデータ信号入力回路からの
出力信号ＩＮ３を受けたＮＡＮＤ回路２ｃの出力は、入
力端子１の入力信号の変化から“ｔ1 ”＋“ｔ2 ”だけ
遅れて“Ｈ”から“Ｌ”に変化して、Ｐチャネルトラン
ジスタ４ｃをオンする。従って、Ｎチャネルトランジス
タ５ｃとＰチャネルトランジスタ４ｃからなる第３の出
力回路の出力端子６ｃは入力信号ＩＮ３の遷移領域にお
いて常に高インピーダンス状態にあり、この出力回路に
おける貫通電流ＩＬＫ３は流れない。ここで、図４にお
けるＯＵＴ３はこの出力回路の出力端子６ｃの出力信号
の信号波形を示している。The output signal from the EX-OR circuit 13 and the output signal I from the data signal input circuit shown in FIG.
The output of the NOR circuit 3c receiving N3 is the clock signal CL.
At the same time as the K signal changes, it changes from "H" to "L",
The N-channel transistor 5c turns off, and the EX-O
The output of the NAND circuit 2c, which receives the output signal from the R circuit 13 and the output signal IN3 from the data signal input circuit, is delayed by “t 1 ” + “t 2 ” from the change of the input signal of the input terminal 1 to “H”. "L" changes to turn on the P-channel transistor 4c. Therefore, the output terminal 6c of the third output circuit including the N-channel transistor 5c and the P-channel transistor 4c is always in the high impedance state in the transition region of the input signal IN3, and the through current ILK3 in this output circuit does not flow. Here, OUT3 in FIG. 4 shows the signal waveform of the output signal of the output terminal 6c of this output circuit.
【００２４】このような本実施例の半導体集積回路装置
では、第１及び第２の遅延回路７，１０と、該第２の遅
延回路１０からの出力信号と入力端子１への入力信号が
入力されるＥＸ−ＯＲ回路１３とを設け、更に、上記第
１の遅延回路７からの出力信号と上記ＥＸ−ＯＲ回路１
３からの出力信号とがそれぞれＮＡＮＤ回路２ａ，２
ｂ，２ｃ、またはＮＯＲ回路３ａ，３ｂ，３ｃを介し
て、Ｐチャネルトランジスタ４ａ，４ｂ，４ｃとＮチャ
ネルトランジスタ５ａ，５ｂ，５ｃとからそれぞれ構成
される第１〜第３の出力回路に入力するように構成した
ため、各出力回路にはクロック信号ＣＬＫから“t ”だ
け遅延したクロック信号に同期した分周比，“Ｈ”
“Ｌ”レベル等の異なる信号が入力され、該入力信号の
遷移領域ではＥＸ−ＯＲ回路１３から出力するＩＮｏｆ
ｆ信号は常に“Ｈ”になり、その結果、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタとからなる各出力回
路の出力端子６ａ，６ｂ，６ｃは何れも高インピーダン
ス状態になって、各出力回路において貫通電流は流れな
くなる。In the semiconductor integrated circuit device of this embodiment as described above, the first and second delay circuits 7 and 10, the output signal from the second delay circuit 10 and the input signal to the input terminal 1 are input. EX-OR circuit 13 is provided, and the output signal from the first delay circuit 7 and the EX-OR circuit 1 are further provided.
Output signals from the NAND circuits 2a and 2
b, 2c, or NOR circuits 3a, 3b, 3c, and input to first to third output circuits respectively configured by P-channel transistors 4a, 4b, 4c and N-channel transistors 5a, 5b, 5c. Because of the above configuration, each output circuit has a frequency division ratio "H" synchronized with the clock signal delayed by "t" from the clock signal CLK.
A different signal such as an “L” level is input, and an INof output from the EX-OR circuit 13 in the transition region of the input signal.
The f signal is always "H", and as a result, the output terminals 6a, 6b, 6c of the output circuits each including the P-channel transistor and the N-channel transistor are in a high impedance state, and the through current is passed through each output circuit. Does not flow.
【００２５】尚、上記実施例では、第１の遅延回路と第
２の遅延回路にＮＯＴ回路を直列に２段接続したものを
用いたが、遅延能力を持つものであれば、他の回路を用
いても上記実施例と同様の効果を得ることができる。In the above-described embodiment, the first delay circuit and the second delay circuit each having two NOT circuits connected in series are used. However, if the circuit has a delay capability, another circuit may be used. Even if it is used, the same effect as in the above embodiment can be obtained.
【００２６】また上記実施例では、ＩＮｏｆｆ信号を発
生させる回路にＥＸ−ＯＲ回路を用いたが、入力端子へ
の入力信号と第２の遅延回路の出力から“ｔ1 ”＋“ｔ
2 ”の期間だけ“Ｈ”または“Ｌ”になる信号を発生す
ることができる論理回路であれば、他の論理回路を用い
ても上記実施例と同様の効果を得ることができる。[0026] In the above embodiment uses the EX-OR circuit to a circuit for generating a INoff signal, the input signal and the second from the output of the delay circuit of the "t 1" + "t to the input terminal
As long as the logic circuit is capable of generating a signal which becomes "H" or "L" only for the period of 2 ", the same effect as that of the above-described embodiment can be obtained by using other logic circuits.
【００２７】また、上記実施例では、半導体集積回路の
出力回路に適用した場合を説明したが、本発明の半導体
集積回路装置はその他の相補型ＭＯＳトランジスタ回路
にも利用できることは言うまでもない。Further, in the above embodiment, the case where the invention is applied to the output circuit of the semiconductor integrated circuit has been described, but it goes without saying that the semiconductor integrated circuit device of the present invention can be applied to other complementary MOS transistor circuits.
【００２８】[0028]
【発明の効果】以上のように、この発明の半導体集積回
路によれば、入力信号の遷移領域において出力端子を高
インピーダンス状態にするＩＮｏｆｆ信号を発生させる
ＩＮｏｆｆ信号発生回路を設けたので、入力信号の遷移
領域で半導体集積回路の出力回路における貫通電流を低
減でき、しかも、複数の出力回路を設けた場合でも複数
の遅延回路を設けることなく、２つの遅延回路とこのＩ
Ｎｏｆｆ信号発生回路１つで対応できるため、集積回路
全体の消費電流が低減でき、且つ、レイアウト面積が小
さくなって装置自体が小型化するとともに、遅延回路の
回路設計やレイアウト設計の負担を軽くできる効果があ
る。As described above, according to the semiconductor integrated circuit of the present invention, since the INoff signal generating circuit for generating the INoff signal which brings the output terminal into the high impedance state in the transition region of the input signal is provided, the input signal The through-current in the output circuit of the semiconductor integrated circuit can be reduced in the transition region of 1), and even when a plurality of output circuits are provided, two delay circuits and this I
Since only one Noff signal generating circuit can be used, the current consumption of the entire integrated circuit can be reduced, the layout area can be reduced and the device itself can be downsized, and the delay circuit circuit design and layout design burden can be reduced. effective.
【図１】この発明の一実施例による半導体集積回路装置
の基本的な回路構成を示す図。FIG. 1 is a diagram showing a basic circuit configuration of a semiconductor integrated circuit device according to an embodiment of the present invention.
【図２】図１に示す半導体集積回路装置の動作を示すタ
イミングチャート図。FIG. 2 is a timing chart showing the operation of the semiconductor integrated circuit device shown in FIG.
【図３】この発明の一実施例による半導体集積回路装置
の回路構成を示す図。FIG. 3 is a diagram showing a circuit configuration of a semiconductor integrated circuit device according to an embodiment of the present invention.
【図４】図３に示す半導体集積回路装置の動作を示すタ
イミングチャート図。4 is a timing chart showing the operation of the semiconductor integrated circuit device shown in FIG.
【図５】従来の半導体集積回路装置の回路構成を示す
図。FIG. 5 is a diagram showing a circuit configuration of a conventional semiconductor integrated circuit device.
【図６】図５に示す半導体集積回路装置の動作を示すタ
イミングチャート図。6 is a timing chart showing the operation of the semiconductor integrated circuit device shown in FIG.
１ 入力端子 ２ ＮＡＮＤ回路 ２ａ ＮＡＮＤ回路 ２ｂ ＮＡＮＤ回路 ２ｃ ＮＡＮＤ回路 ３ａ ＮＯＲ回路 ３ｂ ＮＯＲ回路 ３ｃ ＮＯＲ回路 ４ａ Ｐチャネルトランジスタ ４ｂ Ｐチャネルトランジスタ ４ｃ Ｐチャネルトランジスタ ５ａ Ｎチャネルトランジスタ ５ｂ Ｎチャネルトランジスタ ５ｃ Ｎチャネルトランジスタ ６ａ 出力端子 ６ｂ 出力端子 ６ｃ 出力端子 ７ 第１の遅延回路 ８ ＮＯＴ回路 ９ ＮＯＴ回路 １０ 第２の遅延回路 １１ ＮＯＴ回路 １２ ＮＯＴ回路 １３ ＥＸ−ＯＲ回路 １４ ＮＯＴ回路 １５ Ｄ フリップフロップ回路 １６ ＡＮＤ回路 １７ ＯＲ回路 １８ ＡＮＤ回路 １９ ＮＯＴ回路 ２０ ＮＯＴ回路 ２１ ＡＮＤ回路 ２２ ＯＲ回路 ２３ ＡＮＤ回路 ２４ ＮＯＴ回路 ＩＬＫ 貫通電流 ＩＬＫ１ 貫通電流 ＩＬＫ２ 貫通電流 ＩＬＫ３ 貫通電流 ＣＬＫ クロック信号 ＣＬＫＤ クロック信号 ＳＥＬ２ セレクト信号 ＳＥＬ３ セレクト信号 ＩＮ１ 入力信号 ＩＮ２ 入力信号 ＩＮ３ 入力信号 ＯＵＴ１ 出力端子６ａにおける出力信号 ＯＵＴ２ 出力端子６ｂにおける出力信号 ＯＵＴ３ 出力端子６ｃにおける出力信号 1 input terminal 2 NAND circuit 2a NAND circuit 2b NAND circuit 2c NAND circuit 3a NOR circuit 3b NOR circuit 3c NOR circuit 4a P-channel transistor 4b P-channel transistor 4c P-channel transistor 5a N-channel transistor 5b N-channel transistor 5c N-channel transistor 6a output Terminal 6b Output terminal 6c Output terminal 7 First delay circuit 8 NOT circuit 9 NOT circuit 10 Second delay circuit 11 NOT circuit 12 NOT circuit 13 EX-OR circuit 14 NOT circuit 15 D Flip-flop circuit 16 AND circuit 17 OR circuit 18 AND circuit 19 NOT circuit 20 NOT circuit 21 AND circuit 22 OR circuit 23 AND circuit 24 NOT circuit ILK Through current ILK1 Through current ILK2 Through current Flow ILK3 Through current CLK Clock signal CLKD Clock signal SEL2 Select signal SEL3 Select signal IN1 Input signal IN2 Input signal IN3 Input signal OUT1 Output signal at output terminal 6a OUT2 Output signal at output terminal 6b OUT3 Output signal at output terminal 6c
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年２月７日[Submission date] February 7, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１２】次に、入力端子１への入力信号を“Ｈ”か
ら“Ｌ”に変化させると、第１の遅延回路７の出力信号
は上記入力端子１への入力信号の変化から“ｔ1 ”だけ
遅れて“Ｈ”から“Ｌ”に変化し、第２の遅延回路１０
の出力信号は第１の遅延回路７の出力から“ｔ2 ”だけ
遅れて“Ｈ”から“Ｌ”に変化する。そして、この第２
の遅延回路１０の出力信号はＥＸ−ＯＲ回路１３に入力
され、該ＥＸ−ＯＲ回路１３は入力端子１への入力の変
化から“ｔ1 ”＋“ｔ2 ”の期間だけ“Ｈ”になるＩＮ
ｏｆｆ信号を出力する。そして、このＥＸ−ＯＲ回路１
３から出力するＩＮｏｆｆ信号と第１の遅延回路７から
の出力信号を受けたＮＡＮＤ回路２の出力信号は入力端
子１への入力と同時に“Ｌ”から“Ｈ”に変化し、この
信号を受けたＰチャネルトランジスタ４はオフする。同
様にＥＸ−ＯＲ回路１３から出力するＩＮｏｆｆ信号と
第１の遅延回路７の出力信号を受けたＮＯＲ回路３は入
力端子１の入力の変化から“ｔ1 ”＋“ｔ2 ”だけ遅れ
て“Ｌ”から“Ｈ”に変化する信号を出力し、この信号
を受けたＮチャネルトランジスタ５がオンする。従っ
て、Ｐチャネルトランジスタ４がオフしてから、
“ｔ1 ”＋“ｔ2 ”だけ遅れてＮチャネルトランジスタ
５がオンするので、これらＮチャネルトランジスタ５と
Ｐチャンネルトランジスタ４とからなる出力回路には貫
通電流ＩLKが流れない。Next, when the input signal to the input terminal 1 is changed from "H" to "L", the output signal of the first delay circuit 7 is changed from the change of the input signal to the input terminal 1 to "t 1 ". "H" changes to "L" after a delay of "", and the second delay circuit 10
The output signal of is changed from "H" to "L" with a delay of "t 2 " from the output of the first delay circuit 7. And this second
The output signal of the delay circuit 10 of the input to the EX-OR circuit 13, the EX-OR circuit 13 becomes "H" only period "t 1" from the change in the input to the input terminal 1 + "t 2" IN
Output an off signal. And this EX-OR circuit 1
The output signal of the NAND circuit 2 which receives the INoff signal output from the output terminal 3 and the output signal from the first delay circuit 7 changes from “L” to “H” at the same time as input to the input terminal 1 and receives this signal. The P-channel transistor 4 is turned off. Similarly, the NOR circuit 3 receiving the INoff signal output from the EX-OR circuit 13 and the output signal of the first delay circuit 7 is delayed by “t 1 ” + “t 2 ” from the change of the input of the input terminal 1 A signal changing from "L" to "H" is output, and the N-channel transistor 5 receiving this signal is turned on. Therefore, after the P-channel transistor 4 is turned off,
Since the N-channel transistor 5 is turned on with a delay of “t 1 ” + “t 2 ”, these N-channel transistor 5 and
The through current I LK does not flow in the output circuit including the P- channel transistor 4.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】次に、上記図１に示す半導体集積回路装置
を基に複数の出力回路を形成した本発明の第２の実施例
の半導体集積回路装置について説明する。図３は、本発
明の第２の実施例による複数の出力回路を備えた半導体
集積回路装置の回路構成を示す図であり、図３(a) は全
体の回路構成を示し、図３(b) 〜 (d)は、各出力回路へ
の入力信号を発生するデータ信号入力回路の回路構成を
示す図である。Next, a semiconductor integrated circuit device according to a second embodiment of the present invention in which a plurality of output circuits are formed based on the semiconductor integrated circuit device shown in FIG. 1 will be described. FIG. 3 is a diagram showing a circuit configuration of a semiconductor integrated circuit device having a plurality of output circuits according to a second embodiment of the present invention. FIG. 3 (a) shows the entire circuit configuration and FIG. )- (D) are diagrams showing a circuit configuration of a data signal input circuit for generating an input signal to each output circuit.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Name of item to be corrected] 0019
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１９】また、図３(d) に示す回路は、上記第１の
遅延回路からの出力信号のＣＬＫＤと図示しない選択信
号発生回路からのセレクト信号ＳＥＬ３が入力されるＡ
ＮＤ回路２１とＮＯＴ回路２４を介して上記セレクト信
号ＳＥＬ３が入力されるＡＮＤ回路２３とこれらＡＮＤ
回路２１，２３出力を入力とするＯＲ回路２２からな
り、セレクト信号ＳＥＬ３によって上記出力信号ＣＬＫ
Ｄと図示しないデータ回路からのデータ信号ＤＡＴＡ３
の何れかが選択的にＯＲ回路２２に入力し、該ＯＲ回路
２２からは出力信号ＣＬＫＤと同期し、分周比，“Ｈ”
“Ｌ”レベル等の異なる信号ＩＮ３が出力する。図中、
符号ＩＮ３は図３(a) 中のＩＮ３に対応し、これらＩＮ
３が符された信号配線は同じものを示している。In the circuit shown in FIG. 3 (d), the CLKD of the output signal from the first delay circuit and the select signal SEL3 from the select signal generating circuit (not shown) are input.
These AND and AND circuit 2 3 in which the select signal SEL3 through the ND circuit 21 and the NOT circuit 24 is input
It is composed of an OR circuit 22 which receives the outputs of the circuits 21 and 23, and outputs the output signal CLK by the select signal SEL3.
D and data signal DATA3 from a data circuit (not shown)
Of the OR circuits selectively input to the OR circuit 22 ,
From 22 , the frequency division ratio is "H" in synchronization with the output signal CLKD.
A different signal IN3 such as "L" level is output. In the figure,
Reference numeral IN3 corresponds to IN3 in FIG. 3 (a).
Signal wirings marked with 3 indicate the same.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２１】一方、ＥＸ−ＯＲ回路１３には、クロック
信号ＣＬＫと第２の遅延回路１０の出力信号が入力さ
れ、該ＥＸ−ＯＲ回路１３は、ＮＡＮＤ回路２ａ，ＮＯ
Ｒ回路３ａ，ＮＡＮＤ回路２ｂ，ＮＯＲ回路３ｂ，ＮＡ
ＮＤ回路２ｃ，ＮＯＲ回路３ｃの各回路に向けてＩＮｏ
ｆｆ信号を出力する。このＩＮｏｆｆ信号は、入力端子
１への入力信号であるクロック信号ＣＬＫの変化から
“ｔ1 ”＋“ｔ2 ”の期間分だけ“Ｈ”になる。そし
て、このＥＸ−ＯＲ回路１３からの出力信号と図３(b)
に示すＤフリップフロップ１５からの上記出力信号ＩＮ
１を受けたＮＯＲ回路３ａの出力はクロック信号ＣＬＫ
の信号の変化と同時に“Ｈ”から“Ｌ”に変化して、Ｎ
チャネルトランジスタ５ａがオフし、同様にＥＸ−ＯＲ
回路１３からの出力信号とＤフリップフロップ１５から
の上記出力信号ＩＮ１を受けたＮＡＮＤ回路２ａの出力
は、クロック信号ＣＬＫの信号の変化から“ｔ1 ”＋
“ｔ2 ”だけ遅れて“Ｈ”から“Ｌ”に変化して、Ｐチ
ャネルトランジスタ４ａをオンする。従って、Ｎチャネ
ルトランジスタ５ａとＰチャネルトランジスタ４ａから
なる第１の出力回路の出力端子６ａは、入力信号ＩＮ１
の遷移領域において常に高インピーダンス状態にあり、
この出力回路における貫通電流ＩＬＫ１は流れない。こ
こで、図４におけるＯＵＴ１はこの出力回路の出力端子
６ａにおける出力信号の信号波形を示している。On the other hand, the EX-OR circuit 13 receives the clock signal CLK and the output signal of the second delay circuit 10, and the EX-OR circuit 13 receives the NAND circuits 2a and NO.
R circuit 3a, NAND circuit 2b, NOR circuit 3b, NA
INO toward each circuit of the ND circuit 2c and the NOR circuit 3c
Output ff signal. The INoff signal becomes “H” for the period of “t 1 ” + “t 2 ” from the change of the clock signal CLK which is the input signal to the input terminal 1. Then, the output signal from the EX-OR circuit 13 and FIG.
The output signal IN from the D flip-flop 15 shown in
The output of the NOR circuit 3a receiving 1 is the clock signal CLK.
Changes from "H" to "L" at the same time when the signal of
The channel transistor 5a turns off, and the EX-OR
The output of the NAND circuit 2a receiving the output signal from the circuit 13 and the output signal IN1 from the D flip-flop 15 is "t 1 " + due to the change in the signal of the clock signal CLK.
It changes from "H" to "L" with a delay of "t 2 ", and turns on the P-channel transistor 4a. Therefore, the output terminal 6a of the first output circuit composed of the N-channel transistor 5a and the P-channel transistor 4a is connected to the input signal IN1.
Is always in a high impedance state in the transition region of
The through current ILK1 in this output circuit does not flow. Here, OUT1 in FIG. 4 shows the signal waveform of the output signal at the output terminal 6a of this output circuit.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Name of item to be corrected] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２２】また、ＥＸ−ＯＲ回路１３からの出力信号
と図３(c) に示すデータ信号入力回路からの出力信号Ｉ
Ｎ２を受けたＮＯＲ回路３ｂの出力はクロック信号ＣＬ
Ｋの信号の変化と同時に“Ｈ”から“Ｌ”に変化して、
Ｎチャネルトランジスタ５ｂがオフし、同様にＥＸ−Ｏ
Ｒ回路１３からの出力信号とデータ信号入力回路からの
出力信号ＩＮ２を受けたＮＡＮＤ回路２ｂの出力は、ク
ロック信号ＣＬＫの信号の変化から“ｔ1 ”＋“ｔ2 ”
だけ遅れて“Ｈ”から“Ｌ”に変化して、Ｐチャネルト
ランジスタ４ｂをオンする。従って、Ｎチャネルトラン
ジスタ５ｂとＰチャネルトランジスタ４ｂからなる第２
の出力回路の出力端子６ｂは入力信号ＩＮ２の遷移領域
において常に高インピーダンス状態にあり、この出力回
路における貫通電流ＩＬＫ２は流れない。ここで、図４
におけるＯＵＴ２はこの出力回路の出力端子６ｂにおけ
る出力信号の信号波形を示している。Further, the output signal I from the data signal input circuit shown in the output signal and 3 from EX-OR circuit 13 (c)
The output of the NOR circuit 3b receiving N2 is the clock signal CL.
At the same time as the K signal changes, it changes from "H" to "L",
The N-channel transistor 5b turns off, and the EX-O
The output of the NAND circuit 2b which receives the output signal IN2 from the output signal and a data signal input circuit from the R circuit 13, click
From the change of the lock signal CLK, “t 1 ” + “t 2 ”
Only after a delay, the signal changes from "H" to "L" to turn on the P-channel transistor 4b. Accordingly, the second consisting of N-channel transistor 5 b and P-channel transistors 4b
The output terminal 6b of the output circuit is always in the high impedance state in the transition region of the input signal IN 2, through current ILK2 it does not flow in the output circuit. Here, FIG.
OUT2 indicates the signal waveform of the output signal at the output terminal 6b of this output circuit.
【手続補正６】[Procedure Amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】また、ＥＸ−ＯＲ回路１３からの出力信号
と図３(d) に示すデータ信号入力回路からの出力信号Ｉ
Ｎ３を受けたＮＯＲ回路３ｃの出力はクロック信号ＣＬ
Ｋの信号の変化と同時に“Ｈ”から“Ｌ”に変化して、
Ｎチャネルトランジスタ５ｃがオフし、同様にＥＸ−Ｏ
Ｒ回路１３からの出力信号とデータ信号入力回路からの
出力信号ＩＮ３を受けたＮＡＮＤ回路２ｃの出力は、ク
ロック信号ＣＬＫの信号の変化から“ｔ1 ”＋“ｔ2 ”
だけ遅れて“Ｈ”から“Ｌ”に変化して、Ｐチャネルト
ランジスタ４ｃをオンする。従って、Ｎチャネルトラン
ジスタ５ｃとＰチャネルトランジスタ４ｃからなる第３
の出力回路の出力端子６ｃは入力信号ＩＮ３の遷移領域
において常に高インピーダンス状態にあり、この出力回
路における貫通電流ＩＬＫ３は流れない。ここで、図４
におけるＯＵＴ３はこの出力回路の出力端子６ｃの出力
信号の信号波形を示している。Further, the output signal I from the data signal input circuit shown in the output signal and 3 from EX-OR circuit 13 (d)
The output of the NOR circuit 3c receiving N3 is the clock signal CL.
At the same time as the K signal changes, it changes from "H" to "L",
The N-channel transistor 5c turns off, and the EX-O
The output of the NAND circuit 2c for receiving the output signal IN3 from the output signal and a data signal input circuit from the R circuit 13, click
From the change of the lock signal CLK, “t 1 ” + “t 2 ”
Only after a delay, the signal changes from "H" to "L" to turn on the P-channel transistor 4c. Therefore, the third channel including the N-channel transistor 5c and the P-channel transistor 4c
The output terminal 6c of the output circuit is always in a high impedance state in the transition region of the input signal IN3, and the through current ILK3 in this output circuit does not flow. Here, FIG.
OUT3 indicates the signal waveform of the output signal of the output terminal 6c of this output circuit.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２４[Correction target item name] 0024
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２４】このような本実施例の半導体集積回路装置
では、第１及び第２の遅延回路７，１０と、該第２の遅
延回路１０からの出力信号と入力端子１への入力信号が
入力されるＥＸ−ＯＲ回路１３とを設け、更に、上記第
１の遅延回路７からの出力信号と上記ＥＸ−ＯＲ回路１
３からの出力信号とがそれぞれＮＡＮＤ回路２ａ，２
ｂ，２ｃ、またはＮＯＲ回路３ａ，３ｂ，３ｃを介し
て、Ｐチャネルトランジスタ４ａ，４ｂ，４ｃとＮチャ
ネルトランジスタ５ａ，５ｂ，５ｃとからそれぞれ構成
される第１〜第３の出力回路に入力するように構成した
ため、各出力回路にはクロック信号ＣＬＫから“ｔ 1 ”
だけ遅延したクロック信号に同期した、分周比，“Ｈ”
“Ｌ”レベル等の異なる信号が入力され、該入力信号の
遷移領域ではＥＸ−ＯＲ回路１３から出力するＩＮｏｆ
ｆ信号は常に“Ｈ”になり、その結果、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタとからなる各出力回
路の出力端子６ａ，６ｂ，６ｃは何れも高インピーダン
ス状態になって、各出力回路において貫通電流は流れな
くなる。In the semiconductor integrated circuit device of this embodiment as described above, the first and second delay circuits 7 and 10, the output signal from the second delay circuit 10 and the input signal to the input terminal 1 are input. EX-OR circuit 13 is provided, and the output signal from the first delay circuit 7 and the EX-OR circuit 1 are further provided.
Output signals from the NAND circuits 2a and 2
b, 2c, or NOR circuits 3a, 3b, 3c, and input to first to third output circuits respectively configured by P-channel transistors 4a, 4b, 4c and N-channel transistors 5a, 5b, 5c. Since it is configured as described above, each output circuit receives "t 1 " from the clock signal CLK.
Frequency division ratio, "H", synchronized with the clock signal delayed only by
A different signal such as an “L” level is input, and an INof output from the EX-OR circuit 13 in the transition region of the input signal.
The f signal is always "H", and as a result, the output terminals 6a, 6b, 6c of the output circuits each including the P-channel transistor and the N-channel transistor are in a high impedance state, and the through current is passed through each output circuit. Does not flow.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of code
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【符号の説明】 １ 入力端子 ２ ＮＡＮＤ回路 ２ａ ＮＡＮＤ回路 ２ｂ ＮＡＮＤ回路 ２ｃ ＮＡＮＤ回路３ ＮＯＲ回路 ３ａ ＮＯＲ回路 ３ｂ ＮＯＲ回路 ３ｃ ＮＯＲ回路４ Ｐチャネルトランジスタ ４ａ Ｐチャネルトランジスタ ４ｂ Ｐチャネルトランジスタ ４ｃ Ｐチャネルトランジスタ５ Ｎチャネルトランジスタ ５ａ Ｎチャネルトランジスタ ５ｂ Ｎチャネルトランジスタ ５ｃ Ｎチャネルトランジスタ６ 出力端子 ６ａ 出力端子 ６ｂ 出力端子 ６ｃ 出力端子 ７ 第１の遅延回路 ８ ＮＯＴ回路 ９ ＮＯＴ回路 １０ 第２の遅延回路 １１ ＮＯＴ回路 １２ ＮＯＴ回路 １３ ＥＸ−ＯＲ回路 １４ ＮＯＴ回路 １５ Ｄ フリップフロップ回路 １６ ＡＮＤ回路 １７ ＯＲ回路 １８ ＡＮＤ回路 １９ ＮＯＴ回路 ２０ ＮＯＴ回路 ２１ ＡＮＤ回路 ２２ ＯＲ回路 ２３ ＡＮＤ回路 ２４ ＮＯＴ回路 ＩＬＫ 貫通電流 ＩＬＫ１ 貫通電流 ＩＬＫ２ 貫通電流 ＩＬＫ３ 貫通電流 ＣＬＫ クロック信号 ＣＬＫＤ クロック信号 ＳＥＬ２ セレクト信号 ＳＥＬ３ セレクト信号 ＩＮ１ 入力信号 ＩＮ２ 入力信号 ＩＮ３ 入力信号 ＯＵＴ１ 出力端子６ａにおける出力信号 ＯＵＴ２ 出力端子６ｂにおける出力信号 ＯＵＴ３ 出力端子６ｃにおける出力信号[Description of Reference Signs] 1 input terminal 2 NAND circuit 2a NAND circuit 2b NAND circuit 2c NAND circuit 3 NOR circuit 3a NOR circuit 3b NOR circuit 3c NOR circuit 4 P-channel transistor 4a P-channel transistor 4b P-channel transistor 4c P-channel transistor 5 N Channel transistor 5a N channel transistor 5b N channel transistor 5c N channel transistor 6 output terminal 6a output terminal 6b output terminal 6c output terminal 7 first delay circuit 8 NOT circuit 9 NOT circuit 10 second delay circuit 11 NOT circuit 12 NOT circuit 13 EX-OR circuit 14 NOT circuit 15 D flip-flop circuit 16 AND circuit 17 OR circuit 18 AND circuit 19 NOT circuit 20 NOT circuit 21 AND circuit 22 O Circuit 23 AND circuit 24 NOT circuit ILK Through current ILK1 Through current ILK2 Through current ILK3 Through current CLK Clock signal CLKD Clock signal SEL2 Select signal SEL3 Select signal IN1 Input signal IN2 Input signal IN3 Input signal OUT1 Output signal OUT2 Output terminal 6a Output signal at 6b OUT3 Output signal at output terminal 6c
Claims (2)
と、 上記入力端子の信号と上記第２の遅延回路の出力とを入
力とする第１の論理回路と、 上記第１の遅延回路の出力と上記第１の論理回路の出力
とを入力とする第２の論理回路と、 上記第２の論理回路の出力をゲート入力とするＰチャネ
ルトランジスタと、 上記第２の論理回路の出力をゲート入力とするＮチャネ
ルトランジスタとを備え、 上記Ｐチャネルトランジスタと上記Ｎチャネルトランジ
スタの接続点に出力端子を接続して出力回路を形成し、 上記第１の遅延回路の出力信号の遷移領域で、上記第１
の論理回路の出力信号により、上記Ｐチャネルトランジ
スタとＮチャネルトランジスタとが共にオフ状態となっ
て、上記出力端子が高インピーダンス状態になることを
特徴とする半導体集積回路装置。1. A first delay circuit connected to an input terminal, a second delay circuit receiving the output of the first delay circuit as an input, a signal at the input terminal and an output of the second delay circuit. A first logic circuit having as inputs, a second logic circuit having the outputs of the first delay circuit and the output of the first logic circuit as inputs, and an output of the second logic circuit An output circuit having a P-channel transistor having a gate input and an N-channel transistor having an output of the second logic circuit as a gate input, and connecting an output terminal to a connection point of the P-channel transistor and the N-channel transistor In the transition region of the output signal of the first delay circuit,
The P-channel transistor and the N-channel transistor are both turned off by the output signal of the logic circuit, and the output terminal is in a high impedance state.
と、 上記入力端子の信号と上記第２の遅延回路の出力とを入
力とする第１の論理回路と、 上記第１の遅延回路の出力を入力し、該第１の遅延回路
の出力と同期した信号を発生する複数の同期信号発生回
路と、 上記複数の同期信号発生回路の各出力と上記第１の論理
回路の出力とをそれぞれ入力とする複数の第２の論理回
路と、 上記複数の第２の論理回路の各出力をそれぞれゲート入
力とする複数のＰチャネルトランジスタと、 上記複数の第２の論理回路の各出力をそれぞれゲート入
力とする複数のＮチャネルトランジスタとを備え、 上記複数のＰチャネルトランジスタの内の１個のＰチャ
ネルトランジスタと上記複数のＮチャネルトランジスタ
の内の１個のＮチャネルトランジスタとをそれぞれ接続
して得られた複数の接続点に、出力端子をそれぞれ接続
して複数の出力回路を形成し、 上記複数の同期信号発生回路の各出力の遷移領域におい
て、上記第１の論理回路の出力信号により、上記複数の
Ｐチャネルトランジスタと複数のＮチャネルトランジス
タが共にオフ状態となり、上記複数の出力回路の各出力
端子が高インピーダンス状態になることを特徴とする半
導体集積回路装置。2. A first delay circuit connected to an input terminal, a second delay circuit which receives the output of the first delay circuit as an input, a signal at the input terminal and an output of the second delay circuit. A first logic circuit having as inputs, a plurality of synchronization signal generation circuits for receiving an output of the first delay circuit and generating a signal in synchronization with the output of the first delay circuit; A plurality of second logic circuits having the outputs of the synchronization signal generating circuit and the outputs of the first logic circuit as inputs, respectively, and a plurality of the second logic circuits having the outputs of the plurality of second logic circuits as gate inputs, respectively. A P-channel transistor and a plurality of N-channel transistors each having a gate input of each output of the plurality of second logic circuits are provided, and one P-channel transistor of the plurality of P-channel transistors and the plurality of P-channel transistors are provided. Ncha A plurality of output circuits by connecting output terminals to a plurality of connection points obtained by connecting one of the N-channel transistors of the plurality of synchronization signal generation circuits, respectively. In the output transition region, the plurality of P-channel transistors and the plurality of N-channel transistors are both turned off by the output signal of the first logic circuit, and the output terminals of the plurality of output circuits are in a high impedance state. A semiconductor integrated circuit device characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209248A JPH0555906A (en) | 1991-08-21 | 1991-08-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209248A JPH0555906A (en) | 1991-08-21 | 1991-08-21 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555906A true JPH0555906A (en) | 1993-03-05 |
Family
ID=16569815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209248A Pending JPH0555906A (en) | 1991-08-21 | 1991-08-21 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555906A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (en) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | Clock skew preventing circuit |
-
1991
- 1991-08-21 JP JP3209248A patent/JPH0555906A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (en) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | Clock skew preventing circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040108878A1 (en) | Duty cycle correction circuit | |
| US7952388B1 (en) | Semiconductor device | |
| JP2001075671A (en) | Phase compensating circuit | |
| JPH10190416A (en) | Flip-flop circuit | |
| US6366151B1 (en) | Waveform correction circuit | |
| JP3794347B2 (en) | Differential output buffer, differential input buffer, semiconductor integrated circuit, and circuit board | |
| JP2001237675A (en) | D-ff circuit | |
| US7292086B2 (en) | Delay circuit and semiconductor device | |
| JPH05283984A (en) | 2-stage cmos latch circuit having single wire clock | |
| JPH07273618A (en) | Clock driver circuit | |
| JPH0555906A (en) | Semiconductor integrated circuit device | |
| JP3120492B2 (en) | Semiconductor integrated circuit | |
| JPH10200384A (en) | Delay circuit | |
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JP2006287163A (en) | Semiconductor integrated circuit | |
| JP2006157099A (en) | Level shifter circuit | |
| JPS62258514A (en) | flip-flop circuit | |
| JPH05284005A (en) | Level shift circuit | |
| JPS622485B2 (en) | ||
| JPH04217116A (en) | Output circuit | |
| US7830999B2 (en) | Apparatus and method of generating clock signal of semiconductor memory | |
| JPH05110387A (en) | Latch circuit | |
| JPH09214305A (en) | Delay circuit and pulse generating circuit | |
| JPH04123520A (en) | Output buffer circuit | |
| KR100333664B1 (en) | Stable D flip flop in high speed operation |