JPH0555576A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ゲート電極とドレイン領域とのオーバーラップ
領域における強電界を緩和するように、ゲート電極の形
状を改良することにより、リーク電流の小さいポリシリ
コン薄膜トランジスタを提供することを目的とする。 【構成】絶縁性基板１と、この絶縁性基板上に形成され
るポリシリコンからなる活性層３と、上記絶縁性基板上
の活性層の両側に形成されるソース・ドレイン領域４，
５と、これら活性層及びソース・ドレイン領域を覆うゲ
ート絶縁膜６と、このゲート絶縁膜上に活性層３よりも
幅が狭く形成される第１のゲート電極７と、上記ゲート
絶縁膜上の少なくともドレイン領域５側に形成される絶
縁膜８と、上記第１のゲート電極７及び絶縁膜上に当該
第１のゲート電極と接続した状態に形成され、絶縁膜を
介して少なくともドレイン領域側に延びた形状に形成さ
れる第２のゲート電極１０と、これら第１及び第２のゲ
ート電極を覆う層間絶縁膜１１とを具備するように構成
した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、密着型イメージセン
サや液晶デイスプレイなどの駆動回路等に使用されるポ
リシリコンの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）に関する。

【０００２】

【従来の技術】従来、この種の薄膜トランジスタとして
は、例えば、図４に示すプレーナ型のポリシリコン薄膜
トランスジスタがある。この薄膜トランジスタは、図４
に示すように、ガラス基板１と、このガラス基板１上に
設けられた絶縁膜２と、この絶縁膜２上に設けられたポ
リシリコンからなるチャネル層３と、このチャネル層３
の両側に形成されるｎ＋のソース領域及びｎ＋のドレイ
ン領域４，５と、これらチャネル層３、ソース領域及び
ドレイン領域４，５及び絶縁膜２上を覆うゲート絶縁膜
６と、このゲート絶縁膜６上にチャネル層３に対応した
位置に設けられるゲート電極１０と、このゲート電極１
０を覆う層間絶縁膜１１と、この層間絶縁膜１１及びゲ
ート絶縁膜６を開孔してソース領域及びドレイン領域
４，５に通電するためのソース電極及びドレイン電極１
２，１３とから構成されている。

【０００３】そして、この薄膜トランジスタは、ソース
電極１２及びドレイン電極１３との間にドレイン電圧を
印加し、かつゲート電極１０にゲート電圧を印加するこ
とで活性層であるチャネル層３にキャリア（電子）が誘
起され、オン状態となってドレイン電流が流れる一方、
ゲート電圧を下げるに従い上記キャリアが誘起されなく
なってオフ状態として作用するもので、上述したような
駆動回路等に組み込まれて利用されているものである。

【０００４】

【発明が解決しようとする課題】しかし、上記従来技術
の場合には、次のような問題点を有している。すなわ
ち、図４に示すプレーナ型の薄膜トランジスタの場合に
は、ゲート電極１０及びドレイン領域５間の電位差が大
きくなった場合に、ゲート電極１０とドレイン領域５と
のオーバーラップ領域における垂直方向（膜厚方向）の
電界強度が大きくなり、チャネル層３を形成するポリシ
リコンの粒界における電子・正孔対の生成が増大するた
めに、電流が増えるといういわゆるリーク電流が大きい
という問題点があった。

【０００５】

【課題を解決するための手段】そこで、この発明は、上
記従来技術の問題点を解決するためになされたもので、
その目的とするところは、ゲート電極とドレイン領域と
のオーバーラップ領域における強電界を緩和するよう
に、ゲート電極の形状を改良することにより、リーク電
流の小さいポリシリコン薄膜トランジスタを提供するこ
とにある。

【０００６】すなわち、この発明は、絶縁性基板と、こ
の絶縁性基板上に形成されるポリシリコンからなる活性
層と、上記絶縁性基板上の活性層の両側に形成されるソ
ース・ドレイン領域と、これら活性層及びソース・ドレ
イン領域を覆うゲート絶縁膜と、このゲート絶縁膜上に
活性層よりも幅が狭く形成される第１のゲート電極と、
上記ゲート絶縁膜上の少なくともドレイン領域側に形成
される絶縁膜と、上記第１のゲート電極及び絶縁膜上に
当該第１のゲート電極と接続した状態に形成され、絶縁
膜を介して少なくともドレイン領域側に延びた形状に形
成される第２のゲート電極と、これら第１及び第２のゲ
ート電極を覆う層間絶縁膜とを具備するように構成され
ている。

【０００７】上記第２のゲート電極は、例えば、ソース
・ドレイン領域側にそれぞれ延びた形状に形成される
が、ドレイン領域側にのみ延びた形状に形成してもよ
い。

【０００８】

【作用】この発明においては、ゲート絶縁膜上に活性層
よりも幅が狭く形成される第１のゲート電極と、上記ゲ
ート絶縁膜上の少なくともドレイン領域側に形成される
絶縁膜と、上記第１のゲート電極及び絶縁膜上に当該第
１のゲート電極と接続した状態に形成され、絶縁膜を介
して少なくともドレイン領域側に延びた形状に形成され
る第２のゲート電極と、これら第１及び第２のゲート電
極を覆う層間絶縁膜とを具備するように構成されてい
る。そのため、ドレイン領域と第２のゲート電極との間
には、ゲート絶縁膜と絶縁膜とが介在されるため、ゲー
ト電極及びドレイン電極間の電位差が大きくなった場合
でも、ゲート電極とドレイン領域とのオーバーラップ領
域における垂直方向（膜厚方向）の電界強度を小さくす
ることができ、活性層を形成するポリシリコンの粒界に
おける電子・正孔対の生成が増大することがないため、
リーク電流を小さく抑えることができる。

【０００９】

【実施例】以下にこの発明を図示の実施例に基づいて説
明する。

【００１０】図１はこの発明に係る薄膜トランジスタの
一実施例を示すものである。

【００１１】この実施例に係る薄膜トランジスタは、図
１に示すように、ガラス基板等からなる絶縁性基板１
と、この絶縁性基板１上に形成された絶縁膜２と、この
絶縁膜２上に設けられたポリシリコンからなるチャネル
層３と、このチャネル層３の両側に形成されるｎ＋のソ
ース領域４及びｎ＋のドレイン領域５と、これらチャネ
ル層３、ソース領域４，ドレイン領域５及び絶縁膜２上
を覆うゲート絶縁膜６と、このゲート絶縁膜６上にチャ
ネル層３に対応した位置に設けられ、チャネル層３より
も大幅に幅が狭く形成された第１のゲート電極７と、こ
のゲート電極７を覆う絶縁膜８と、上記第１のゲート電
極７の上部に第１のゲート電極７の幅と同等に形成され
たコンタクト孔９と、上記絶縁膜８上に第１のゲート電
極７に対応した位置に、チャネル層３よりも幅が広くソ
ース領域４及びドレイン領域５上に到る領域まで形成さ
れ、上記コンタクト孔９を介して第１のゲート電極７と
一体的に設けられた第２のゲート電極１０と、この第２
のゲート電極１０の表面を覆う層間絶縁膜１１と、この
層間絶縁膜１１及びゲート絶縁膜６，絶縁膜８を開孔し
てソース領域４及びドレイン領域５に通電するためのソ
ース電極１２及びドレイン電極１３とから構成されてい
る。

【００１２】また、上記薄膜トランジスタは、次のよう
にして製造される。

【００１３】まず、従来と同様のプロセスによりゲート
絶縁膜６まで形成した後に、このゲート絶縁膜６上にチ
ャネル層３に対応した位置に、チャネル層３よりも大幅
に幅が狭く第１のゲート電極７を形成する。その後、こ
の第１のゲート電極７を覆うように絶縁膜８を形成し、
次いでこの絶縁膜８に第１のゲート電極７の上部に対応
した位置にコンタクト孔９を形成する。次に、従来と同
様のプロセスにより第２のゲート電極１０、層間絶縁膜
１１及びソース電極１２及びドレイン電極１３を形成す
ることによって、薄膜トランジスタが製造される。

【００１４】この場合、新たな第１のゲート電極７の形
成と、第１のゲート電極７上に形成されるコンタクト孔
９の形成とは、同一のマスクを用いて行うことができる
ため、従来の製造プロセスに比べて、第１のゲート電極
７を形成するためのマスクを１枚増やすだけでよいた
め、大幅な製造プロセスの増加はなく、従来と殆ど変わ
らないコストで製造することができる。

【００１５】このように、ゲート絶縁膜６上にチャネル
層３よりも幅が狭く形成される第１のゲート電極７と、
上記ゲート絶縁膜６上の少なくともドレイン領域５側に
形成される絶縁膜８と、上記第１のゲート電極７及び絶
縁膜８上に当該第１のゲート電極７とコンタクト孔９を
介して接続された状態に形成され、絶縁膜８を介して少
なくともドレイン領域５側に延びた形状に形成される第
２のゲート電極１０と、これら第１及び第２のゲート電
極７、１０を覆う層間絶縁膜１１とを具備するように構
成されている。そのため、ドレイン領域５と第２のゲー
ト電極１０との間には、ゲート絶縁膜６と絶縁膜８とが
介在されるため、ゲート電極１０及びドレイン電極１３
間の電位差が大きくなった場合でも、ゲート電極１０と
ドレイン領域５とのオーバーラップ領域における垂直方
向（膜厚方向）の電界強度を小さくすることができ、チ
ャネル層３を形成するポリシリコンの粒界における電子
・正孔対の生成が増大することがないため、リーク電流
を小さく抑えることができる。

【００１６】第二実施例 図２はこの発明の第二実施例を示すものであり、前記実
施例と同一の部分には同一の符号を付して説明すると、
この実施例では、チャネル層３のｎ＋のソース領域４及
びｎ＋のドレイン領域５側の部分に、ｎ−の領域２０が
形成されたＬＤＤ構造となっている。このｎ−の領域２
０は、第１のゲート電極７をマスクとして不純物イオン
を注入することによって形成することができる。

【００１７】このように、チャネル層３のｎ＋のソース
領域４及びｎ＋のドレイン領域５側の部分に、ｎ−の領
域２０を形成してＬＤＤ構造とすることにより、その領
域における導電性を向上させることができるので、前記
第一の実施例に係る薄膜トランジスタに比べて大きなＯ
Ｎ電流を得ることができる。また、従来のＬＤＤ構造の
ＴＦＴに比べ、リーク電流は小さくなる。その他の構成
及び作用は前記第一の実施例と同一であるので、その説
明を省略する。

【００１８】第三実施例 図３はこの発明の第三実施例を示すものであり、前記実
施例と同一の部分には同一の符号を付して説明すると、
この実施例では、第２のゲート電極の形状が前記実施例
とは異なっている。すなわち、この実施例では、フォト
リソグラフィー技術により、第２のゲート電極１０がド
レイン領域５側にのみ形成されており、ソース領域４側
には形成されていない。こうした場合には、ソース領域
４近傍でのキャリアー注入に有効であり、閾値電圧Ｖｔ
の低減のためには有効である。

【００１９】その他の構成及び作用は前記第一の実施例
と同一であるので、その説明を省略する。

【００２０】

【発明の効果】この発明は、以上の構成及び作用よりな
るもので、ゲート電極とドレイン領域とのオーバーラッ
プ領域における強電界を緩和するように、ゲート電極の
形状を改良することにより、リーク電流の小さいポリシ
リコン薄膜トランジスタを提供することができる。

【図面の簡単な説明】

【図１】 図１はこの発明に係る薄膜トランジスタの第
一の実施例を示す断面構成図である。

【図２】 図２はこの発明に係る薄膜トランジスタの第
二の実施例を示す断面構成図である。

【図３】 図３はこの発明に係る薄膜トランジスタの第
三の実施例を示す断面構成図である。

【図４】 図４は従来の薄膜トランジスタを示す断面図
である。

【符号の説明】 １ 絶縁性基板、２ 下地絶縁膜、３ ポリシリコン活
性層、４ ソース領域、５ ドレイン領域、６ ゲート
絶縁膜、７ 第１のゲート電極、８ 絶縁膜、９コンタ
クト孔、１０ 第２のゲート電極、１１ 層間絶縁膜、
１２ ソース電極、１３ ドレイン電極、２０ 低濃度
ソース・ドレイン領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板と、この絶縁性基板上に形成
   されるポリシリコンからなる活性層と、上記絶縁性基板
   上の活性層の両側に形成されるソース・ドレイン領域
   と、これら活性層及びソース・ドレイン領域を覆うゲー
   ト絶縁膜と、このゲート絶縁膜上に活性層よりも幅が狭
   く形成される第１のゲート電極と、上記ゲート絶縁膜上
   の少なくともドレイン領域側に形成される絶縁膜と、上
   記第１のゲート電極及び絶縁膜上に当該第１のゲート電
   極と接続した状態に形成され、絶縁膜を介して少なくと
   もドレイン領域側に延びた形状に形成される第２のゲー
   ト電極と、これら第１及び第２のゲート電極を覆う層間
   絶縁膜とを具備することを特徴とする薄膜トランジス
   タ。