JPH0554703B2 - - Google Patents
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- JPH0554703B2 JPH0554703B2 JP10062086A JP10062086A JPH0554703B2 JP H0554703 B2 JPH0554703 B2 JP H0554703B2 JP 10062086 A JP10062086 A JP 10062086A JP 10062086 A JP10062086 A JP 10062086A JP H0554703 B2 JPH0554703 B2 JP H0554703B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にその電極の構造に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to the structure of an electrode thereof.
第４図は、従来の半導体装置の一例として、
GaAs光発電素子のｐ電極の構造を示す断面図で
あり、１はｎ型半導体基板（ｎ基板）、２はこの
ｎ基板１上に液相エピタキシヤル成長法（LPE
法）、化学的気相成長法（CVD法）、分子線エピ
タキシヤル成長法（MBE法）、有機金属化学的気
相成長法（MO−CVD法）などによつて形成さ
れたｎ型GaAs層（ｎ層）、３はｎ層２上にLPE
法、MO−CVD法などにより形成されたｐ型
GaAs層（ｐ層）、４は前記ｎ層２とｐ層３によ
り形成されるpn接合面、５は前記ｐ層３上に
CVD法、スパツタ法などにより形成された反射
防止膜（AR膜）、７はスパツタ法、電子ビーム
（EB）蒸着法、抵抗加熱蒸着法などにより形成さ
れたｐ電極、１０は前記ｎ基板１の前記ｎ層２の
形成された面とは反対の面上にスパツタ法、EB
蒸着法、抵抗加熱蒸着法などにより形成されたｎ
電極である。従来例においては、前記ｐ層３上に
前記ｐ電極７が、前記AR膜５に湿式エツチン
グ、乾式エツチング、又は両者の併用などにより
開けられたコンタクトホールを介して直接コンタ
クトしている。
FIG. 4 shows an example of a conventional semiconductor device.
1 is a cross-sectional view showing the structure of a p-electrode of a GaAs photovoltaic device, in which 1 is an n-type semiconductor substrate (n-substrate), 2 is a liquid-phase epitaxial growth method (LPE)
n-type GaAs layer formed by chemical vapor deposition method (CVD method), molecular beam epitaxy method (MBE method), metal-organic chemical vapor deposition method (MO-CVD method), etc. (n layer), 3 is LPE on n layer 2
p-type formed by method, MO-CVD method, etc.
GaAs layer (p layer), 4 is a pn junction surface formed by the n layer 2 and p layer 3, 5 is on the p layer 3
An anti-reflection film (AR film) formed by a CVD method, a sputtering method, etc., 7 a p-electrode formed by a sputtering method, an electron beam (EB) evaporation method, a resistance heating evaporation method, etc., and 10 a p-electrode formed by the n-substrate 1. A sputtering method and EB are applied to the surface opposite to the surface on which the n-layer 2 is formed.
n formed by vapor deposition method, resistance heating vapor deposition method, etc.
It is an electrode. In the conventional example, the p-electrode 7 on the p-layer 3 is in direct contact with the AR film 5 through a contact hole formed by wet etching, dry etching, or a combination of both.
従来の光発電素子は前述のように構成されてい
る。AR膜５を透過した入射光によりｐ層３、pn
接合面４、及びｎ層２中にキヤリアが生成され
る。生成されたキヤリアのうちｐ層３、ｎ層２の
各層中でのキヤリア同士の再結合、及びトラツプ
による捕獲などで失われる前にpn接合面４に生
じる空乏層に達した少数キヤリアが、出力される
電流に寄与する。GaAsは、その光吸収係数が大
きいので、キヤリアの大部分がｐ層３中で生成さ
れる。従つて、ｐ層３中での再結合などによるキ
ヤリアの損失を抑えることが要請される。そのた
めに、ｐ層３の厚さは、キヤリアの拡散長と比較
して薄いことが必要である。 A conventional photovoltaic device is configured as described above. The incident light transmitted through the AR film 5 causes the p layer 3, pn
Carriers are generated in the bonding surface 4 and the n-layer 2. Among the generated carriers, the minority carriers that reach the depletion layer formed at the p-n junction surface 4 before being lost due to recombination of carriers in each layer of the p-layer 3 and n-layer 2 and capture by traps are output. contributes to the current generated. Since GaAs has a large light absorption coefficient, most of the carriers are generated in the p layer 3. Therefore, it is required to suppress carrier loss due to recombination in the p-layer 3. Therefore, the thickness of the p-layer 3 needs to be thin compared to the carrier diffusion length.
一方、電極と半導体（例えば、ｐ電極７とｐ層
３、又はｎ電極１０とｎ基板１）の間のコンタク
ト抵抗は、光発電素子においては、その電力損失
に関与している。従つて、電力損失を抑えるた
め、コンタクト抵抗の低い良質のオーミツクコン
タクトを形成することが要請される。そこで、電
極形成後、オーミツクコンタクト形成のために熱
処理が施される。 On the other hand, contact resistance between an electrode and a semiconductor (for example, p-electrode 7 and p-layer 3, or n-electrode 10 and n-substrate 1) is involved in power loss in a photovoltaic device. Therefore, in order to suppress power loss, it is required to form high-quality ohmic contacts with low contact resistance. Therefore, after forming the electrodes, heat treatment is performed to form ohmic contacts.
前記のように、従来の半導体装置は、ｐ層３上
にｐ電極７が直接コンタクトしている。電極に使
用される金属は、一般に、GaAsと比較して線膨
張係数が大きく異なる。そのため、熱処理過程、
及び高温雰囲気などにおいて、ｐ層３、及びｐ電
極７に線膨張係数の違いによるストレスが生じ
る。そのストレスが、ｐ層３に結晶欠陥を発生さ
せるという問題点があつた。
As described above, in the conventional semiconductor device, the p electrode 7 is in direct contact with the p layer 3. Metals used for electrodes generally have significantly different coefficients of linear expansion compared to GaAs. Therefore, the heat treatment process,
In a high-temperature atmosphere, stress occurs in the p-layer 3 and the p-electrode 7 due to the difference in linear expansion coefficients. There was a problem in that the stress caused crystal defects to occur in the p-layer 3.
さらに、ｐ層３の厚さを薄くすると、ストレス
により発生した結晶欠陥がpn接合面４に達し、
pn接合面４が損傷を被るという問題点があつた。 Furthermore, when the thickness of the p-layer 3 is reduced, crystal defects generated due to stress reach the p-n junction surface 4.
There was a problem that the pn junction surface 4 was damaged.
pn接合面４が損傷を受けると、損傷部でｎ層
２とｐ層３の間にリーク電流が流れるようにな
る。このリーク電流が、半導体装置の接合特性、
及び接合に基づく特性（例えば、従来例の光発電
素子においては、開放電圧、曲線因子など）に重
大な劣化を引き起こす。 When the p-n junction surface 4 is damaged, a leakage current begins to flow between the n-layer 2 and the p-layer 3 at the damaged portion. This leakage current affects the junction characteristics of the semiconductor device,
and causes serious deterioration in junction-based properties (for example, open circuit voltage, fill factor, etc. in conventional photovoltaic devices).
本発明は上記のような問題点を解消するための
もので、電極の構造を改善することにより特性の
優れた半導体装置を安定して提供することを目的
とする。 The present invention is intended to solve the above-mentioned problems, and aims to stably provide a semiconductor device with excellent characteristics by improving the structure of an electrode.
本発明に係る半導体装置は、ｐ型−族化合
物半導体層上に形成されるｐ電極と、このｐ型
−族化合物半導体層と前記ｐ電極との間にｐ型
Ge層を設け、さらに、前記ｐ型−族化合物
半導体層と前記ｐ型Ge層との間に、前記ｐ型
−族化合物半導体層よりも不純物濃度の高い
p+型の中間体を設けたものである。
The semiconductor device according to the present invention includes a p-electrode formed on a p-type-group compound semiconductor layer, and a p-type electrode formed between the p-type-group compound semiconductor layer and the p-electrode.
A Ge layer is further provided between the p-type-group compound semiconductor layer and the p-type Ge layer, and the impurity concentration is higher than that of the p-type-group compound semiconductor layer.
A p + type intermediate is provided.
本発明においては、ｐ型−族化合物半導体
層と、このｐ型−族化合物半導体層上に形成
されるｐ電極との間にｐ型Ge層を設けたため、
熱処理過程、及び高温雰囲気において、前記ｐ型
−族化合物半導体層に結晶欠陥を発生するの
を防ぎ、pn接合面の損傷による半導体装置の特
性劣化を防止する。
In the present invention, since the p-type Ge layer is provided between the p-type group compound semiconductor layer and the p electrode formed on the p-type group compound semiconductor layer,
This prevents crystal defects from occurring in the p-type compound semiconductor layer during the heat treatment process and in a high-temperature atmosphere, and prevents deterioration of characteristics of the semiconductor device due to damage to the p-n junction surface.
加えて、ｐ型−族化合物半導体層とｐ型
Ge層との間にp+型の中間体を設けたため、ｐ型
Ge層からのGeの拡散により、ｐ型−族化合
物半導体層にｎ型に反転した領域が形成されるこ
とを防止する。 In addition, a p-type compound semiconductor layer and a p-type
Since a p + type intermediate is provided between the Ge layer, p type
This prevents the formation of an n-type inverted region in the p-type compound semiconductor layer due to the diffusion of Ge from the Ge layer.
第１図は、本発明を説明するためのGaAS光発
電素子のｐ電極構造を示す断面図である。第１図
において、３はLPE法、MO−CVD法などによ
りｎ層２上に形成されたｐ層である。６はｐ型
Ge層であり、AR膜５に開けられたコンタクトホ
ールを介して、前記ｐ層３上にCVD法、MBE法
などにより形成されている。７は前記ｐ型Ge層
６上にスパツタ法、EB蒸着法、抵抗加熱蒸着法
などにより形成されたｐ電極である。本実施例で
は、ｐ電極７は、前記ｐ型Ge層６を介して、前
記ｐ層３とコンタクトしている。
FIG. 1 is a cross-sectional view showing the p-electrode structure of a GaAS photovoltaic device for explaining the present invention. In FIG. 1, numeral 3 is a p-layer formed on the n-layer 2 by LPE, MO-CVD, or the like. 6 is p type
The Ge layer is formed on the p layer 3 through a contact hole made in the AR film 5 by CVD, MBE, or the like. 7 is a p-electrode formed on the p-type Ge layer 6 by a sputtering method, an EB evaporation method, a resistance heating evaporation method, or the like. In this embodiment, the p-electrode 7 is in contact with the p-layer 3 via the p-type Ge layer 6.
他の符号で、第４図と同一符号は同一のものを
示す。 Other numerals that are the same as those in FIG. 4 indicate the same things.
前記ｐ層３と、前記ｐ型Ge層６は、両層の線
膨張係数の差が小さいので、熱処理過程、及び高
温雰囲気で、前記ｐ層３と前記ｐ型Ge層６の間
に前記ｐ層３に結晶欠陥を発生させるようなスト
レスが生じることはない。 Since the p-layer 3 and the p-type Ge layer 6 have a small difference in coefficient of linear expansion, the p-layer 3 and the p-type Ge layer 6 have a small difference in coefficient of linear expansion. No stress is generated in layer 3 that would cause crystal defects.
前記ｐ電極７により生じるストレスは、前記ｐ
層３と前記ｐ電極７の間に前記ｐ型Ge層６があ
るため、前記ｐ層３に直接かかることはない。従
つて、前記ｐ型Ge層６の厚さを調整して、前記
ｐ型Ge層６を介して前記ｐ層３にかかるストレ
スを低減することができる。 The stress caused by the p-electrode 7 is
Since the p-type Ge layer 6 is present between the layer 3 and the p-electrode 7, the p-type Ge layer 6 is not directly applied to the p-layer 3. Therefore, by adjusting the thickness of the p-type Ge layer 6, stress applied to the p-layer 3 via the p-type Ge layer 6 can be reduced.
同様に、前記ｐ型Ge層６と前記ｐ電極７の間
に生じるストレスにより前記ｐ型Ge層６に発生
する結晶欠陥が、前記ｐ層３、及びpn接合面４
に達するのを前記ｐ型Ge層６の厚さを調整して
防ぐことができる。 Similarly, crystal defects generated in the p-type Ge layer 6 due to the stress generated between the p-type Ge layer 6 and the p-electrode 7 are transferred to the p-layer 3 and the p-n junction surface 4.
This can be prevented by adjusting the thickness of the p-type Ge layer 6.
前記ｐ型Ge層６の厚さは、ｐ電極７を構成す
る金属、ｐ電極７の厚さ、熱処理の条件、及び要
求されるｐ層３の厚さなどの諸条件に従い最適の
値を選択する。例えば、前記ｐ電極７を500Åの
Ti及び4μｍのAgで構成した光発電素子を450℃
で熱処理した場合、従来のものでは、前記ｐ層３
の厚さを0.5μｍから0.3μｍに薄くすると、曲線因
子が約70％低下した。しかし、前記ｐ層３と前記
ｐ電極７の間に厚さ0.2μｍのｐ型Ge層６を形成
することで、曲線因子の低下を抑えることが可能
になつた。 The optimum thickness of the p-type Ge layer 6 is selected according to various conditions such as the metal constituting the p-electrode 7, the thickness of the p-electrode 7, heat treatment conditions, and the required thickness of the p-layer 3. do. For example, the p-electrode 7 has a thickness of 500 Å.
A photovoltaic device composed of Ti and 4 μm Ag was heated to 450°C.
In the conventional case, the p layer 3
The fill factor decreased by about 70% when the thickness was reduced from 0.5 μm to 0.3 μm. However, by forming a p-type Ge layer 6 with a thickness of 0.2 μm between the p-layer 3 and the p-electrode 7, it became possible to suppress the decrease in the fill factor.
第２図は、本発明の実施例を示すものであり、
AR膜５に開けられたコンタクトホールを介し
て、ｐ層３上にLPE法、MO−CVD法などによ
り前記ｐ層３よりも不純物濃度の高いp+型GaAs
層（p+層）８を形成し、このp+層８上にｐ型Ge
層６を形成する。さらに、このｐ型Ge層６上に
ｐ電極７を形成した。本実施例では、前記ｐ層３
と前記ｐ型Ge層６の間に、前記p+層８が存在す
るため、前記ｐ型Ge層６からのGeの拡散によ
り、前記ｐ層３にｎ型に反転した領域が形成され
ることを防止することができる。 FIG. 2 shows an embodiment of the present invention,
Through a contact hole opened in the AR film 5, p
A layer (p + layer) 8 is formed, and p-type Ge is formed on this p + layer 8.
Form layer 6. Further, a p-electrode 7 was formed on this p-type Ge layer 6. In this embodiment, the p layer 3
Since the p + layer 8 exists between the p-type Ge layer 6 and the p-type Ge layer 6, an n-type inverted region is formed in the p-layer 3 by diffusion of Ge from the p-type Ge layer 6. can be prevented.
第３図は、本発明の他の実施例を示すものであ
り、ｐ層３のこの層上に形成されるｐ型Ge層６
と接触する領域に、イオン注入法などにより前記
ｐ層３よりも不純物濃度の高いp+型GaAs領域
（p+領域）９を形成したものである。本実施例で
は、前記ｐ層３の前記ｐ型Ge層６と接触する領
域が、前記p+領域９であるため、前記ｐ型Ge層
６からのGeの拡散により前記ｐ層３にｎ型に反
転した領域が形成されることを防止することがで
きる。 FIG. 3 shows another embodiment of the invention, in which a p-type Ge layer 6 formed on this layer of the p-layer 3 is shown.
A p + type GaAs region (p + region) 9 having a higher impurity concentration than the p layer 3 is formed in the region in contact with the p layer 3 by ion implantation or the like. In this embodiment, since the region of the p layer 3 in contact with the p-type Ge layer 6 is the p + region 9, the diffusion of Ge from the p-type Ge layer 6 causes the p-layer 3 to become n-type. This can prevent the formation of an inverted region.
さらに、上記実施例の何れにおいても、前記ｐ
層３上に形成された前記ｐ型Ge層６をCVD法、
MBE法などによりエピタキシヤル成長した単結
晶Geで構成することで、前記ｐ層３と前記ｐ型
Ge層６との間の線膨張係数の差を小さくするこ
とができる。また、前記ｐ型Ge層６が多結晶Ge
で構成される場合に生じる、多結晶Geの粒界を
通じての前記ｐ型Ge層６上に形成されたｐ電極
７からの前記ｐ層３への金属の拡散を抑え、拡散
した金属によりpn接合面４が損傷を受けること
を防止することができる。 Furthermore, in any of the above embodiments, the p
The p-type Ge layer 6 formed on the layer 3 is deposited by CVD method,
By forming single crystal Ge epitaxially grown by MBE method etc., the p layer 3 and the p-type
The difference in linear expansion coefficient between the Ge layer 6 and the Ge layer 6 can be reduced. Further, the p-type Ge layer 6 is made of polycrystalline Ge.
The diffusion of metal from the p-electrode 7 formed on the p-type Ge layer 6 to the p-layer 3 through the grain boundaries of polycrystalline Ge is suppressed, and the diffused metal forms a p-n junction. It is possible to prevent the surface 4 from being damaged.
また、上記実施例では、一例として光発電素子
について説明したが、発光素子や他の光電変換素
子などのpn接合を有する他の半導体装置であつ
てもよく、上記実施例と同様の効果を奏する。 Further, in the above embodiment, a photovoltaic device was explained as an example, but other semiconductor devices having a pn junction such as a light emitting device or other photoelectric conversion device may be used, and the same effects as in the above embodiment can be achieved. .
本発明では、以上説明した通り、ｐ型−族
化合物半導体層と、このｐ型−族化合物半導
体層上に形成されたｐ電極との間にｐ型Ge層を
設けたので、熱処理過程、及び高温雰囲気におい
て、ストレスにより、前記ｐ型−族化合物半
導体層に結晶欠陥を発生するのを抑え、pn接合
面が損傷を被ることを防ぎ、半導体装置の特性の
劣化を防止する効果がある。
In the present invention, as explained above, since the p-type Ge layer is provided between the p-type group compound semiconductor layer and the p electrode formed on the p-type group compound semiconductor layer, the heat treatment process and In a high-temperature atmosphere, the formation of crystal defects in the p-type compound semiconductor layer due to stress is suppressed, the pn junction surface is prevented from being damaged, and the characteristics of the semiconductor device are prevented from deteriorating.
加えて、本発明では、ｐ型−族化合物半導
体層とｐ型Ge層との間にp+型の中間体を設けた
ので、ｐ型Ge層からのGeの拡散により、ｐ型
−族化合物半導体層にｎ型に反転した領域が形
成されることを防止し、良好なオーミツク接触を
実現することができる効果がある。 In addition, in the present invention, since a p + -type intermediate is provided between the p-type - group compound semiconductor layer and the p - type Ge layer, the p-type - group compound is formed by diffusion of Ge from the p-type Ge layer. This has the effect of preventing the formation of an n-type inverted region in the semiconductor layer and realizing good ohmic contact.
第１図は本発明を説明するためのGaAs光発電
素子の断面図、第２図は本発明の一実施例による
GaAs光発電素子の断面図、第３図は本発明の他
の実施例によるGaAs光発電素子の断面図、第４
図は従来の一実施例としてのGaAs光発電素子の
断面図である。
図において、２はｎ型GaAs層、３はｐ型
GaAs層、４はpn接合面、６はｐ型Ge層、７はｐ
電極、８はp+型GaAs層、９はp+型GaAs領域で
ある。なお、各図中、同一符号は同一、又は相当
部分を示す。
FIG. 1 is a cross-sectional view of a GaAs photovoltaic device for explaining the present invention, and FIG. 2 is an embodiment of the present invention.
FIG. 3 is a cross-sectional view of a GaAs photovoltaic device according to another embodiment of the present invention; FIG.
The figure is a cross-sectional view of a GaAs photovoltaic device as a conventional example. In the figure, 2 is an n-type GaAs layer, 3 is a p-type layer
GaAs layer, 4 is p-n junction surface, 6 is p-type Ge layer, 7 is p
The electrodes include a p + type GaAs layer 8 and a p + type GaAs region 9. In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (1)
層と、このｎ型−族化合物半導体層上に形成
された少なくとも一層のｐ型−族化合物半導
体層により構成されるpn接合を有する半導体装
置において、前記ｐ型−族化合物半導体層上
に形成されるｐ電極と、前記ｐ型−族化合物
半導体層と前記ｐ電極との間にｐ型Ge層を設け、
さらに、前記ｐ型−族化合物半導体層と前記
ｐ型Ge層との間に、前記ｐ型−族化合物半
導体層よりも不純物濃度の高いp+型の中間体を
設けたことを特徴とする半導体装置。 ２ 前記中間体は前記ｐ型−族化合物半導体
層上に形成され、前記ｐ型Ge層を積載するp+型
−族化合物半導体層である特許請求の範囲第
１項記載の半導体装置。 ３ 前記中間体は前記ｐ型−族化合物半導体
層の表面に形成され、前記ｐ型Ge層と接触する
p+型−族化合物半導体領域である特許請求
の範囲第１項記載の半導体装置。 ４ −族化合物半導体層を構成する−族
化合物半導体層が、GaAsであることを特徴とす
る特許請求の範囲第１〜３項の何れかに記載の半
導体装置。 ５ ｐ型−族化合物半導体層と、前記ｐ型
Ge層は、エピタキシヤル成長された単結晶Geで
あることを特徴とする特許請求の範囲第１〜４項
の何れかに記載の半導体装置。[Claims] 1. A pn junction composed of at least one n-type compound semiconductor layer and at least one p-type compound semiconductor layer formed on the n-type compound semiconductor layer. In the semiconductor device, a p-type Ge layer is provided between a p-electrode formed on the p-type-group compound semiconductor layer and the p-type-group compound semiconductor layer and the p-electrode,
Furthermore, a p + -type intermediate having a higher impurity concentration than the p-type - group compound semiconductor layer is provided between the p-type - group compound semiconductor layer and the p - type Ge layer. Device. 2. The semiconductor device according to claim 1, wherein the intermediate is a p + type-group compound semiconductor layer formed on the p-type-group compound semiconductor layer and on which the p-type Ge layer is laminated. 3. The intermediate is formed on the surface of the p-type compound semiconductor layer and is in contact with the p-type Ge layer.
The semiconductor device according to claim 1, which is a p + -type compound semiconductor region. 4. The semiconductor device according to claim 1, wherein the - group compound semiconductor layer constituting the - group compound semiconductor layer is GaAs. 5 a p-type-group compound semiconductor layer, and the p-type
5. The semiconductor device according to claim 1, wherein the Ge layer is epitaxially grown single crystal Ge.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100620A JPS62256473A (en) | 1986-04-28 | 1986-04-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100620A JPS62256473A (en) | 1986-04-28 | 1986-04-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256473A JPS62256473A (en) | 1987-11-09 |
| JPH0554703B2 true JPH0554703B2 (en) | 1993-08-13 |
Family
ID=14278882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100620A Granted JPS62256473A (en) | 1986-04-28 | 1986-04-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256473A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201046A (en) * | 2006-01-25 | 2007-08-09 | Kyocera Corp | Compound semiconductor and light emitting device |
-
1986
- 1986-04-28 JP JP61100620A patent/JPS62256473A/en active Granted
Non-Patent Citations (1)
| Title |
|---|
| JOURNAL OF APPLIED PHYSICS=1981 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62256473A (en) | 1987-11-09 |
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