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JPH0554143B2 - - Google Patents

Info

Publication number
JPH0554143B2
JPH0554143B2 JP58164520A JP16452083A JPH0554143B2 JP H0554143 B2 JPH0554143 B2 JP H0554143B2 JP 58164520 A JP58164520 A JP 58164520A JP 16452083 A JP16452083 A JP 16452083A JP H0554143 B2 JPH0554143 B2 JP H0554143B2
Authority
JP
Japan
Prior art keywords
transfer
line
holding means
data
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58164520A
Other languages
English (en)
Other versions
JPS6057457A (ja
Inventor
Takashi Sato
Noboru Murayama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP58164520A priority Critical patent/JPS6057457A/ja
Publication of JPS6057457A publication Critical patent/JPS6057457A/ja
Priority to US07/118,712 priority patent/US4797809A/en
Publication of JPH0554143B2 publication Critical patent/JPH0554143B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Digital Computer Display Output (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリンタ、CRTデイスプレイ装置、
メモリ装置等々にキヤラクタゼネレータのパター
ン情報、中間調パターン情報、ビツト画像情報
等々の画像情報を転送する転送装置に関し、特に
DMA転送装置に関する。
〔従来技術〕 従来のこの種のDMA装置では、ソース側およ
びデイステイネーシヨン側においてDMA開始ア
ドレス及び転送バイト数を設定することで、連続
するアドレスからなる１ラインをデイステイネー
シヨン側の連続するアドレスからなる１ラインに
転送するという１次元的な転送しかできない。よ
つて、CRTデイスプレイ等にキヤラクタパター
ン等を転送する場合、１ラインごとにDMAセツ
トを行なわなければならない。したがつて、
DMA装置に転送元（ソース側）先頭アドレス、
転送先（デイステイネーシヨン側）先頭アドレ
ス、転送語数をセツトするプロセツサ（マイクロ
コンピユータ）を頻頒にセツト動作をしなければ
ならず、その分プロセツサのタスクが多く、しか
も転送時間が長くなる。
特開昭58−112124号公報には、ブロツク化され
たメモリの転送すべき複数ブロツク数と、転送順
序に従う各ブロツクの初期アドレスを予め設定す
ることにより、指定順序による転送制御を行なう
DMA制御方式が開示されている。これにおいて
は、従来、CPUが転送ブロツクごとに初期アド
レスを書き換えて転送を行なうために生じていた
CPUの負担と処理速度の低下を解決するために、
DMA装置側に予めビツトマツプメモリ上の転送
ブロツクと、初期アドレスを保持するメモリ（ブ
ロツクアドレス設定回路１０）を設けることによ
り、転送ブロツクごとの初期アドレスセツトを一
括処理する。
〔発明が解決しようとする課題〕
しかしながら、転送アドレスをワード又はバイ
ト単位でインクリメントするので、同一ライン上
の（１次元的に連続している）データブロツク単
位の転送にした対応できない。その結果、例えば
第３図に示すデータ転送を行なう場合、予めブロ
ツクアドレス設定回路にＡ、Ｂ、Ｃ、Ｄの各ブロ
ツクごとの開始点、ブロツクの長さ、転送先を４
回に渡つて指定して保持した後に、各ブロツクご
とに４回に渡つてデータ転送を行なう必要があ
り、特にメモリ上の大きな領域を転送する場合に
は、転送に必要なデータ量の差が顕著になる。例
えば1000ラインに渡るデータ転送の場合、引例で
は、1000ライン分の、ソース側とデイステイネー
シヨン側の開始点アドレスと、転送すべき複数ブ
ロツク数を保持する必要があり、複数ブロツクに
関する情報を保持可能なだけの容量を持つたメモ
リすなわち比較的に大きな容量のメモリを必要と
する。
本発明は、DMA転送を行なう画情報処理シス
テムのプロセツサのタスク、特にDMAセツト回
数を低減し、転送時間を更に速くすることを目的
とする。
〔課題を解決するための手段〕
上記目的を達成するために本発明においては、
被転送データの開始アドレスを示すソース開始ア
ドレスレジスタ（ソース開始アドレス保持手段）、
転送先アドレスの開始を示すデイステイネーシヨ
ン開始アドレスレジスタ（デイステイネーシヨン
開始アドレス保持手段）および連続したデータと
して何バイトを転送するかを示すラインバイトカ
ウンタ（ラインバイト保持手段）に加えて、その
ラインを何ライン転送するかを示すラインカウン
タ（ライン保持手段）およびラインとラインの間
における増分を示す増分カウンタ（増分保持手
段）を備え、転送先メモリがページ構成になつて
いる場合は、ページ指定を行なうためのページレ
ジスタ（ページ保持手段）を備えて、ラインバイ
トカウンタの内容で定まる横幅でデータを転送
し、ラインカウンタの内容で定まるライン数の転
送を行なうと、引き続いてアドレスを増分カウン
タの内容が示す分進めて同様な転送を行なう。ペ
ージレジスタを備える場合には、ページレジスタ
の内容が示すページに以上の転送を行なう。
すなわち本願発明は、ソース側エリア、デイス
テイネーシヨン側エリアに対して、開始点アドレ
スと、１ラインの転送バイト数と、次のラインま
での増分のバイト数（転送した残りの領域を定
義）と、何ライン連続して転送するかのライン数
を設定することにより、メモリ上の２次元的な矩
形領域の情報を定義して、これを１回の転送制御
で転送することを可能としている。
〔作用〕
ブロツクアドレスが不連続な２次元的なメモリ
領域に跨つた矩形領域のデータであつても、１回
で転送セツトすることが可能となるため、第３図
のような複数ブロツクによる矩形領域のデータ転
送を１回で処理することができ、CPUの負担が
大幅に軽減する。
また、特にメモリ上の大きな領域を転送する場
合には、転送に必要なデータ量が多くなるが、本
願発明によれば、例えば1000ラインに渡るデータ
転送の場合でも、ソース側とデイステイネーシヨ
ン側それぞれについての開始点アドレスと、１ラ
インの転送バイト数と、次のラインまでの増分の
バイト数と、何ライン連続して転送するかのライ
ン数の、８ワードの情報で転送制御が可能とな
り、転送情報の保持手段の所要の容量が大幅に低
減し、各値を収納するレジスタでも実現可能とな
る。
〔実施例〕
第１図に本発明の一実施例を示す。第１図に示
すタイミングおよび読書き制御器TACと優先順
位制御器PELは、このDMAを用いるコンピユー
タシステムのプロセツサ（マイクロコンピユー
タ：図示せず）に接続されており、コマンドおよ
び制御パルスに応じて、所定のシーケンスで
DMA転送制御を行なう。
ソース側ライン増分カウンタSICおよびデイス
テイネーシヨン側ライン増分カウンタDICが付加
されている要素である。その他の構成は従来の
DMAと同様であり、コマンド制御器COCはプロ
セツサ（図示せず）、ならびに、タイミングおよ
び読み書き制御器TACよりのコマンドを解読し
て、第１図図示各要素の状態を設定する。
STARは現在のソース側読み出しアドレスを保
持するソース側現在アドレスレジスタ、DTAR
は現在のデイステイネーシヨン側書込みアドレス
を保持するデイステイネーシヨン側アドレスレジ
スタ、SCRはソース側の現在の読み出しライン
数を保持する現在ライン数カウントレジスタ、
DCRはデイステイネーシヨン側の現在の書込み
ライン数を保持する現在ライン数カウントレジス
タ、SLCはソース側の目標読出しライン数を示す
ソース側ラインカウンタ、DLCはデイステイネ
ーシヨン側の目標書込みライン数を示すデイステ
イネーシヨン側ラインカウンタ、SBCは１ライ
ンの内の目標読出しバイト数を示すソース側バイ
トカウンタ、DBCは１ライン内の目標読出しバ
イト数を示すデイステイネーシヨン側バイトカウ
ンタ、SICはソース側の先の転送ブロツクと次の
転送ブロツクとのアドレス差を示すソース側増分
カウンタ、DICはデイステイネーシヨン側の先の
転送ブロツクと次の転送ブロツクとのアドレス差
を示すデイステイネーシヨン側増分カウンタ、
STRはソース側転送開始アドレスを保持するソ
ース側開始アドレスレジスタ、DARはデイステ
イネーシヨン側書込開始アドレスを保持するデイ
ステイネーシヨン側開始アドレスレジスタであ
る。IBAは入出力バツフアメモリ（下位アドレス
用）、OUBは出力バツフアメモリ（上位アドレス
用）、IBDは入出力バツフアメモリ（データ用）、
WRBはカウンタおよびレジスタの書込（セツ
ト）用バツフアメモリ、RDBはカウンタおよび
レジスタの読出し用バツフアメモリ、CORはコ
マンドレジスタ、MARはマスクレジスタ、RQR
はリクエストレジスタである。
なお第１図において、入出力信号の内容は次の
通りである。
EOP：End of process DMAの終了に関する情報。DMAの各チヤ
ンネルに対する転送バイト数が終了すると１個
のパルスEOPが出力される。
CLK：Clock クロツク信号。データ転送速度を制御する。
RESET：コマンド、ステータス、リクエスト等
のレジスタをクリアする非同期の信号。
DREQ：DMA request DMAを行なうための非同期チヤンネルのリ
クエスト信号。
HLDA：Hold acknowledge プロセツサから送られてくるホールドアクノ
リツジ信号であり、システムバスの制御が放棄
されたことを示す。
HRQ：Hold request プロセツサに対するホールドリクエスト信号
であり、システムバスの制御をリクエストする
のみ用いられる。
DACK：DMA acknowledge DMAが許可された事を知らせる信号。
D0〜D7：データライン。
A0〜A7：アドレスライン。
第２図に、第１図に示すDMA装置の動作を示
す。これはタイミングおよび読書き制御器TAC
が、コマンド制御器COCおよび優先順位制御器
PELの動作と相伴つて実行するものである。
この動作を説明すると、プロセツサがDMA装
置にリセツトを指示したのち、DMA転送モード
とコマンドをDMA装置に与える。DMA装置は、
これらをセツトすると、プロセツサより与えられ
る転送情報およびコマンドに従つて、ソース側及
びデイステイネーシヨン側それぞれにおける
DMA開始アドレスレジスタSAR、DAR、転送
するライン数を示すラインカウンタSLC、DLC、
１ラインの構成バイト数を示すラインバイトカウ
ンタSBC、DBC、ライン間の先頭アドレスの差
を示すライン増分カウンタSIC、DICにデータを
セツトする。そして所要チヤンネルのマスクを解
除する。
DMA要求（DMA REQ）が発生すると、タイ
ミングおよび読み書き制御器TACによつてタイ
ミングの制御を行ないながら、ソース側のDMA
開始アドレス（SARの内容）からデータを読み
出し、デイステイネーシヨン側の開始アドレスに
データを転送して行く。このとき、ソース側、デ
イステイネーシヨン側それぞれにおいてラインの
バイト数をカウントし、どちらかのライン分が終
れば、インクリメントカウンタSIC、DICの値を
もとにアドレスをインクリメントして同様に転送
を続ける。
すなわち、まずレジスタSARに保持している
開始アドレスのラインの、該アドレスからカウン
タSBCの内容（初期セツト値）で定まる分のデ
ータを転送すると、ソースアドレスをそのときの
STARの内容（転送を終了したときのアドレス）
に増分カウンタSICの内容を加えたものに更新す
る。そしてカウンタSLCの内容を１カウントダウ
ンし、次のラインのデータを同様に転送する。こ
れを繰り返し、カウンタSLCの内容が零以下にな
ると（設定数のラインのデータの転送を終わる
と）、DMA転送が終了する。
なお、第２図中の記号は次の意味を有する。
Ｓ・LNECNT：SLCのカウントデータ。−１は
１カウントダウンを意味する。
Ｓ・LNEBYTE：SBCのカウントデータ。
Ｓ・LNEINC：SICのカウントデータ。
Ｓ・ADD：ソース側転送アドレス；STARの内
容。
D.LNECNT：DLCのカウントデータ。−１は１
カウントダウンを意味する。
Ｄ・LNEBYTE：DBCのカウントデータ。
Ｄ・LNEINC：DICのカウントデータ。
Ｄ・ADD：ソース側転送アドレス；DTARの内
容。
これにより、第３図に示すようにブロツク単位
の転送が行なわれる。従来においては、Ａライ
ン、Ｂライン、Ｃライン、Ｄライン単位にDMA
のアドレスやコマンドをプロセツサがセツトしな
ければならなかつたが、本発明では１回のセツト
でこれを行なう事ができる。更に、ページを切り
換えるためのレジスタを設ける事によつて３次元
のDMA転送が可能となる。
〔効果〕
以上の通り本発明では増分をセツトする、カウ
ンタあるいはレジスタなどの増分保持手段を備え
て、１ブロツクに続いて、そのブロツクから増分
設定値離れたブロツクも転送し、これを繰り返え
すので、プロセツサのDMA転送セツト回数が大
幅に少なくなり、その分転送速度が向上する。ブ
ロツクアドレスが不連続な２次元的なメモリ領域
に跨つた矩形領域のデータであつても、１回で転
送セツトすることが可能となるため、第３図のよ
うな複数ブロツクによる矩形領域のデータ転送を
１回で処理することができ、CPUの負担が大幅
に軽減する。
また、特にメモリ上の大きな領域を転送する場
合には、転送に必要なデータ量が多くなるが、本
願発明によれば、例えば1000ラインに渡るデータ
転送の場合でも、ソース側とデイステイネーシヨ
ン側それぞれについての開始点アドレスと、１ラ
インの転送バイト数と、次のラインまでの増分の
バイト数と、何ライン連続して転送するかのライ
ン数の、８ワードの情報で転送制御が可能とな
り、転送情報の保持手段の所要の容量が大幅に低
減し、各値を収納するレジスタでも実現可能とな
る。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図はその転送動作を示すフローチヤー
ト、第３図は転送前のメモリデータと転送したデ
ータとの関係を示す平面図である。 SAR：ソース開始アドレスレジスタ（ソース
開始アドレス保持手段）、DAR：デイステイネー
シヨン開始アドレスレジスタ（デイステイネーシ
ヨン開始アドレス保持手段）、SBC：ラインバイ
トカウンタ（ラインバイト保持手段）、SLC：ラ
インカウンタ（ライン保持手段）、SIC：増分カ
ウンタ（増分保持手段）、TAC：タイミングおよ
び読み書き制御器（制御手段）、PEL：優先順位
制御器（制御手段）、COC：コマンド制御器（制
御手段）。

Claims (1)

  1. 【特許請求の範囲】 １ 被転送データの開始アドレスを示すソース開
    始アドレス保持手段、転送先アドレスの開始を示
    すデイステイネーシヨン開始アドレス保持手段、
    連続したデータとして何バイトを転送するかを示
    すラインバイト保持手段、そのラインを何ライン
    転送するかを示すライン保持手段、ラインとライ
    ンの間における増分を示す増分保持手段、および
    開始アドレスから、ライン保持手段の内容が示す
    ライン数につき、各ラインでラインバイト保持手
    段の内容が示すバイト数のデータを転送し、次い
    で増分保持手段の内容が示す分アドレスを進めて
    同様にデータ転送を行なう制御手段、を有する
    DMA装置。 ２ ページ指定を行なうためのベージ保持手段を
    更に含み、制御手段は前記転送をページ保持手段
    の内容が示すページに転送を行なう前記特許請求
    の範囲第１項記載のDMA装置。
JP58164520A 1983-09-07 1983-09-07 Ｄｍａ装置 Granted JPS6057457A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58164520A JPS6057457A (ja) 1983-09-07 1983-09-07 Ｄｍａ装置
US07/118,712 US4797809A (en) 1983-09-07 1987-11-04 Direct memory access device for multidimensional data transfers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58164520A JPS6057457A (ja) 1983-09-07 1983-09-07 Ｄｍａ装置

Publications (2)

Publication Number Publication Date
JPS6057457A JPS6057457A (ja) 1985-04-03
JPH0554143B2 true JPH0554143B2 (ja) 1993-08-11

Family

ID=15794721

Family Applications (1)

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JP58164520A Granted JPS6057457A (ja) 1983-09-07 1983-09-07 Ｄｍａ装置

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US (1) US4797809A (ja)
JP (1) JPS6057457A (ja)

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