JPH0544053B2 - - Google Patents

Description

【発明の詳細な説明】 『産業上の利用分野』 本発明は、計算機システム等の通信路上に設置
される少なくとも１個以上のノードの内部に設け
られる通信制御装置に関し、特に各々のノード内
の中央処理装置の負荷の軽減を図るものである。

『従来の技術』 複数のノードが同一通信路に接続されたシステ
ムの例を第５図に表わす。

この図では、通信路Ｂにノード１、ノード２、
…、ノードｉ、…、ノードＭが設置されている。

更に、ノードｉは、中央処理装置CPU１０、
主メモリ２０、チヤネル３０、通信制御装置４
０、Ｉ／Ｏインターフエイス５０より構成され
る。CPU１０は主メモリ２０、チヤネル３０と
メモリ・バスｂ１に接続され、チヤネル３０、通
信制御装置４０、Ｉ／Ｏインターフエイス５０は
Ｉ／Ｏバスｂ２に接続される。通信制御装置４０
は通信路Ｂを介して他のノードと通信動作を制御
する。

このようなノードｉにあつて、CPU１０で実
行されるドライバ・プログラムは、システムに設
定されるアプリケーシヨン・プログラムからの複
数の通信要求を１つにまとめてチヤネル３０に指
令を出している。

即ち、第６図Ａ，Ｂに示すように、(a)CPU１
０のアプリケーシヨン・プログラムに発生する第
１番目の通信要求＃１、第２番目の通信要求
＃２、…、＃Ｎは主メモリ２０の領域A1に送信
メツセージとして格納され、(b)ドライバ・プログ
ラム内でそれぞれ送信メツセージのDMA
WRITE要求（データ長さ、先頭アドレス指定）
としてチヤネル３０を指令し、(c)一旦通信制御装
置４０内の送信バツフアの送信メツセージとして
蓄えられて、(d)順次通信路Ｂに送出される。

(e)送信メツセージを受信したノードより受信メ
ツセージが通信路Ｂから送信されると、送信側ノ
ードの通信制御装置４０は内部の受信バツフアに
一旦これを取り込み、ドライバ・プログラムへ割
り込みを行なう。(f)更にドライバ・プログラムは
チヤネル３０に受信メツセージのDMA READ
要求（データ長さ、先頭アドレス指定）を指令
し、(g)この受信メツセージをドライバ・プログラ
ム内受信バツフアに格納する。そして、ドライ
バ・プログラムは、この受信メツセージの宛て先
（対応する受信メツセージ）をチエツクし、(h)ア
プリケーシヨン・プログラムの受信バツフア（主
メモリ２０上の領域A2）にコピーする。

以上のような操作手順で送信メツセージ、受信
メツセージの授受が行われている。

『発明が解決しようとする問題点』 しかしながら、上記手順にあつて、送信側ノー
ドは送信要求順に送信メツセージを送出するが、
相手側ノードから返信される受信メツセージの到
着順は送信メツセージの送信側とは異なる。即
ち、相手側の複数のノードはその動作状況によ
り、受信メツセージを返信するタイミングは一致
していない。

従つて、ドライバ・プログラムは、受信メツセ
ージの到着順が不定のため、逐一受信メツセージ
を一旦自己のバツフアに取り込んでその宛て先
（対応する送信メツセージ）をチエツクし(g)、宛
て先を確認してからアプリケーシヨン・プログラ
ムにコピーするという複雑な手続きが必要であ
り、CPUの負荷が大であつた。

本発明はこのような問題を解決するものであ
り、上記のようなな送信メツセージ、受信メツセ
ージを授受するノード内の中央処理装置の負荷の
軽減を図ることを目的とする。

『問題を解決するための手段』 本発明は、通信制御装置内に新たに送受信用の
バツフア・メモリを設けたものであり、その具体
的な構成は次の通りである。

即ち、通信路に設置されるノード内部に設けら
れ、少なくとも１個以上のノードと送信メツセー
ジ及び受信メツセージを授受す通信制御装置にお
いて、当該ノードに発生する他ノードに対する全
ての送信要求を貯蔵するとともに、前記送信要求
に対する他ノードからの全ての受信情報を貯蔵す
るバツフア・メモリを設け、送信メツセージ発生
時にドライバ・プログラムにより送受信DMAが
起動され、受信メツセージ受信時にアプリケーシ
ヨン・プログラムにより前記バツフア・メモリの
受信メツセージが読み出されて送受信動作を完了
することを特徴とする通信制御装置である。

『作用』 本発明の通信制御装置は、通信要求が発生した
際に、ドライバ・プログラムのDMA送受信起動
によりバツフア・メモリに一括して送信要求を蓄
え、その応答である受信メツセージがこのバツフ
ア・メモリに蓄えられると、アプリケーシヨン・
プログラムはこのバツフア・メモリの内容をドラ
イバ・プログラムの介在なしに直接読み取り、送
受信動作を完了する。

『実施例』 第１図に本発明を実施した通信制御装置４０の
構成を表わす。

この図において、４１は通信路Ｂに直接結合す
る通信インターフエイス、４２はCPU１０と接
続するホスト・インターフエイス、４３はこの通
信制御装置４０の制御部、４４は複数の送信メツ
セージ及び受信メツセージを蓄えることができる
バツフア・メモリである。通信インターフエイス
４１はバツフア・メモリ４４内の送信メツセージ
を通信路Ｂ上へ送出するとともに、通信路Ｂ上の
受信メツセージをバツフア・メモリ４４に取り込
む。

また、バツフア・メモリ４４は、CPU１０で
発生する他ノードに対する送信メツセージを全て
格納する送信チヤネル部４４１と、通信路Ｂを介
して返信される全ての受信メツセージを格納する
受信チヤネル部４４２とにより構成される。

このような通信制御装置４０の動作のフローチ
ヤートを第２図に表わす。

はじめに、CPU１０から通信指令が与えられ
ると、変数Ｉ＝０を設定する。

そして、CPU１０から発生する送信メツセー
ジをバツフア・メモリ４４の送信チヤネル部４４
１に、Ｉ＝Ｉ＋１として順次格納していく。

送信メツセージ格納完了となると、このときの
Ｉ値をＭとし、再び変数Ｉ＝０とし、送信チヤネ
ル部４４１に蓄えられている送信メツセージをＩ
＝Ｍまでその相手先ノードへ送信する。

次に、受信メツセージの受信段階となり、到着
した受信メツセージを順次バツフア・メモリ４４
の受信チヤネル部４４２に格納していく。このと
きも変数Ｉ＝０を設定し、Ｉ＝Ｉ＋１としＩ＝Ｍ
となるまで、送信メツセージの数だけ受信メツセ
ージを全て受信チヤネル部４４２に格納する。

ここで、各受信メツセージは各ノードのエコー
機能により対応する送信メツセージの識別情報
（宛て先）を含んでおり、アプリケーシヨン・プ
ログラムに受信チヤネル部４４２読み出し指令を
付加することにより、ドライバ・プログラムを介
さずに直接、受信メツセージを主メモリ２０上の
領域A2に転送することができる。即ち、従来は
受信メツセージが返信される毎にドライバ・プロ
グラムが起動して、受信メツセージをアプリケー
シヨン・プログラムに転送していたが、このよう
な処理操作を省略することができる。

次に、バツフア・メモリ４４を用いた具体的な
送受信メツセージの授受について第３図を参照し
て説明する。

第３図ａはアプリケーシヨン・プログラムにお
ける送信バツフア領域A1、受信ババツフア領域
A2（主メモリ２０上の領域）を表わし、アプリケ
ーシヨン・プログラムは送信メツセージを要求発
生順（＃１，＃２，…，＃Ｎ）に領域A1に格納
する。尚、領域A2は、送信メツセージの相手先
ノードから返信される受信メツセージが最終的に
格納される領域である。

さて、(b)アプリケーシヨン・プログラム（主メ
モリ２０の領域A1）からの送信メツセージは、
ドライバ・プログラムにより、(c)＃１送信メツセ
ージDMA WR1TE（データ長さ、先頭アドレス）
から順次＃Ｎ送信メツセージDMA WRITE（デ
ータ長さ、先頭アドレス）が設定されてチヤネル
３０へ送られる。一方、この時点において、ドラ
イバ・プログラムは同時にチヤネル３０へ＃１〜
＃Ｎの受信メツセージ（データ長さ、先頭アドレ
ス）のDMA READ起動を要求する。そして、
ドライバ・プログラムのDMA WRITE起動によ
り、送信メツセージは順次バツフア・メモリ４４
の送信チヤネル部４４１に要求発生順に格納され
る。

次に、通信制御部４０内の制御部４３により、
バツフア・メモリ４４内の送信メツセージが通信
路Ｂに送出される。

(d)各々の送信メツセージが宛て先ノードに到着
し、各ノードから受信メツセージが送出される
と、送信メツセージ発信元のノードはこの受信メ
ツセージを順次受け取る。

この時、受信チヤネル部４４２に受信メツセー
ジは到着順に格納される。但し、受信メツセージ
には該当する送信メツセージの識別情報が含まれ
ている。

(e)アプリケーシヨン・プログラムは、ドライ
バ・プログラムにより既に受信メツセージの
DMA READ起動がかけられているため、受信
チヤネル部４４２の受信メツセージを主メモリ２
０の領域A2に直ちに転送を開始する。転送終了
となると、ドライバ・プログラムに送受信完了割
り込みをかけ、送受信動作が完了する。

以上のように送受信動作がなされるため、従来
行なわれていた、ドライバ・プログラムが到着し
た受信メツセージを一旦ドライバ・プログラム内
のバツフアに格納してその該当送信メツセージを
逐一チエツクし、その結果によりアプリケーシヨ
ン・プログラムへ受信メツセージを送信するとい
う動作を省略できる。

また、第２図のフローチヤートに示すように受
信メツセージが全て要求送信元に到着してから中
央処理装置CPU１０に送信するのではなく、第
４図のように返信順序が＃２，＃１，＃３，…の
時に、＃１の受信メツセージが返信された時点で
直ちにこの＃１受信メツセージをCPU１０へ送
信し、以後＃２受信メツセージ、＃３受信メツセ
ージ、…を送信するようにしても良い。

『発明の効果』 以上述べたように、本発明の通信制御装置によ
れば次のような効果が得られる。

受信メツセージの到着順が不定であつても、ド
ライバ・プログラムがその内容をチエツクしてア
プリケーシヨン・プログラムにコピーするという
複雑な手続きが省略され、CPUの負荷が軽減さ
れる。

【図面の簡単な説明】

第１図は本発明を実施した通信制御装置の構成
を表わす図、第２図は本発明装置の動作を表わす
フローチヤート、第３図は本発明装置の動作概略
図、第４図は本発明装置の動作を一部変更した際
の動作概略図、第５図は複数のノードが同一通信
路に接続されたシステムの例、第６図Ａ，Ｂは従
来装置の送受信メツセージを授受する際の動作説
明図である。 １０……中央処理装置CPU、２０……主メモ
リ、３０……チヤネル、４０……通信制御装置、
４１……通信インターフエイス、、４２……ホス
ト・インターフエイス、４３……制御部、４４…
…バツフア・メモリ、４４１……送信チヤネル
部、４４２……受信チヤネル部、５０……Ｉ／Ｏ
インターフエイス、Ｂ……通信路、ｂ１……メモ
リ・バス、ｂ２……Ｉ／Ｏバス。

Claims (1)

【特許請求の範囲】
1. １ 通信路に設置されるノード内部に設けられ、
   少なくとも１個以上のノードと送信メツセージ及
   び受信メツセージを授受する通信制御装置におい
   て、当該ノードに発生する他ノードに対する全て
   の送信要求を貯蔵するとともに、前記送信要求に
   対する他ノードからの全ての受信情報を貯蔵する
   バツフア・メモリを設け、送信メツセージ発生時
   にドライバ・プログラムにより送受信DMAが起
   動され、受信メツセージ受信時にアプリケーシヨ
   ン・プログラムにより前記バツフア・メモリの受
   信メツセージが読み出されて送受信動作を完了す
   ることを特徴とする通信制御装置。