JPH0541517A

JPH0541517A - Ｍｏｓ型電界効果トランジスタを含む半導体装置およびその製造方法

Info

Publication number: JPH0541517A
Application number: JP4008619A
Authority: JP
Inventors: Hiroshi Kimura; 広嗣木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-21
Filing date: 1992-01-21
Publication date: 1993-02-19

Abstract

(57)【要約】【目的】パンチスルーを抑え、チャネル長が０．５μ
ｍ以下に微細化可能なＭＯＳ型電界効果トランジスタを
提供する。【構成】ソース／ドレイン領域上を多結晶シリコン層
で覆う構造を備えたＭＯＳ型電界効果トランジスタであ
って、ソース／ドレイン領域の深さ方向の不純物濃度分
布が、半導体基板表面から導電性を持つ必要のある所定
の深さまでは十分な高濃度を有し、それ以上の深さにお
いて急激に濃度が低下するように設定されている。これ
により、チャネル領域の比較的深い位置におけるパンチ
スルー現象が抑制され、高集積度かつ高性能のＭＯＳ型
電界効果トランジスタが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ（Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果
型トランジスタを含む半導体装置およびその製造方法に
関し、特に、パンチスルー現象を防止し、チャネル長の
微細化を可能にする技術に関するものである。

【０００２】

【従来の技術】近年の半導体回路装置の高集積化に伴
い、ＭＯＳ型電界効果トランジスタの特性を良好に保つ
上で、ソース／ドレイン領域となる不純物拡散層におけ
る、深さ方向の不純物濃度分布の微妙な調整が、重要な
課題となっている。

【０００３】以下、従来のＭＯＳ型電界効果トランジス
タ（たとえば特公昭６２−７７０３号公報参照）のソー
ス／ドレイン領域となる不純物拡散層の形成工程の一例
を、図１０ないし図１４に基づいて説明する。図１０な
いし図１４は、ソース／ドレイン領域に接続する多結晶
シリコンからなる導電層を有し、その導電層を配線とし
て使用するＭＯＳ型電界効果トランジスタにおける、ソ
ース／ドレイン領域となる不純物拡散層を形成するため
の工程と、深さ方向の不純物濃度分布を順次示してい
る。

【０００４】この従来のＭＯＳ型電界効果トランジスタ
の形成工程においては、まず、図１０（ａ）を参照し
て、ｐ型の半導体基板１表面上に、ゲート絶縁膜２を介
して形成されたゲート電極３の表面および側壁を層間絶
縁膜４で覆った後、半導体基板１表面にｎ型不純物を、
所定の条件で注入する。たとえば、ｎ型不純物として砒
素を用い、注入エネルギ６０ＫｅＶ，ドーズ量１×１０
¹⁵／ｃｍ²で注入した直後の深さ方向の不純物濃度分布
は、図１０（ｂ）のグラフに示すようになる。

【０００５】その後、所定の熱処理を施すことにより、
不純物拡散層５を形成する（図１１（ａ））。熱拡散後
の深さ方向の不純物濃度分布は、図１１（ｂ）に示すよ
うに、注入直後に比べてなだらかな分布になっている。

【０００６】次に、図１２を参照して、多結晶シリコン
層６を約１５００オングストロームの厚さに堆積させる
とともに、少なくとも不純物拡散層５の表面を覆うよう
にパターニングする。その後、多結晶シリコン層６の内
部に不純物濃度のピークがくるように、ｎ型不純物を注
入する（図１３（ａ））。この状態での深さ方向の不純
物濃度分布は、たとえば、砒素を６０ＫｅＶ，１×１０
¹⁵で／ｃｍ²で注入した場合、図１３（ｂ）に示すよう
になる。

【０００７】その後、再び熱処理を施して、多結晶シリ
コン層６の中の不純物を活性化し、多結晶シリコン層６
を導電層にする（図１４（ａ））。この状態での深さ方
向の不純物濃度分布は、図１４（ｂ）に示すようにな
る。

【０００８】

【発明が解決しようとする課題】ＭＯＳ型電界効果トラ
ンジスタのチャネル長が１．０μｍ以下の微小なトラン
ジスタ、特にチャネル長が０．５μｍ以下の場合、不純
物拡散層５の不純物濃度を、不純物拡散層５の低抵抗化
のために必要なピークの濃度［Ａ］（図１４（ｂ）では
約１０²⁰／cm³）を確保しようとすれば、電気電導に実
質的な影響を及ぼす最小の濃度［Ｂ］（図１４（ｂ）で
は１×１０¹⁹／ｃｍ³）以上の濃度を有する領域の深さ
は、［Ｃ］（図１４（ｂ）では約０．２５μｍ）とな
る。この深さ［Ｃ］が半導体基板１の表面に形成されて
いるゲート電極３からの電界の影響が小さくなる深さま
で達すると、ドレインに印加される電圧によって、半導
体基板１中に空乏層が延び、これがソース側にまで達す
るいわゆるパンチスルー現象が生じやすくなる。このと
きの半導体基板１内部の状態は、チャネル長１μｍのＭ
ＯＳ型電界効果トランジスタのチャネル長方向の断面の
等電位線分布（図１５（ａ）参照）および電子密度分布
（図１５（ｂ）参照）に示すようになっている。図１５
（ａ），（ｂ）に示す図は、ＳｏｌｉｄＳｔａｔｅ
ＥｌｅｃｔｒｏｎｉｃｓＶｏｌ．２２，１９７９，ｐ
６９において掲載されたものである。これらの図から、
図１５（ａ）のＳ点においてソース／ドレイン領域の等
電位線が接近し、図１５（ｂ）において、電子密度が１
０²⁰／ｃｍ³を有するソース／ドレイン領域の深さの位
置のチャネル領域で、電子密度が半導体基板１の表面に
おける電子密度よりも高くなっていることがわかる。こ
の場合のドレイン電圧Ｖ_DSとドレイン電流Ｉ_Dの関係
を、ゲート電圧Ｖ_GSをパラメータとして表したものが、
図１６に示すグラフである。図１６からわかるように、
ゲート電圧Ｖ_GSを０Ｖにしても、ソース／ドレイン領域
間に流れるドレイン領域Ｉ_Dを０にすることができず、
Ｖ_GSでは制御不能となる。したがって、ＤＲＡＭ（Ｄｙ
ｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）などにこのようなＭＯＳ型電界効果トランジスタを
適用すると、デバイスの故障の原因となるため、チャネ
ル長が１μｍ以下の微小なＭＯＳ型電界効果トランジス
タを形成することが困難となっていた。

【０００９】上記問題点が生ずる要因と、その問題点を
解消するための不純物拡散層５の理想的な深さ方向の濃
度分布について、単純にモデル化し、以下に図１７を用
いて説明する。

【００１０】たとえば、図１７（ａ），（ｂ）のよう
な、単純にモデル化した断面構造のＭＯＳ型電界効果ト
ランジスタを考える。図１７（ａ）はソース／ドレイン
領域（不純物拡散層５）の半導体基板１表面からの深さ
が比較的深く、図１７（ｂ）は、それに比べると浅い場
合のモデルである。半導体基板１のｐ型の不純物濃度が
一定のとき、ゲート電極３を接地状態にした場合、その
電界が及ぶ半導体基板１の深さは、自ずと決まるもので
ある。図１７（ａ），（ｂ）中に破線の斜線で示す部分
は、ゲート電極３が接地された場合に、導電型が反転し
ないようにその電界によって制御可能な範囲を示してい
る。

【００１１】図１７（ｂ）に示すように、不純物拡散層
５がゲート電極３による制御可能な範囲にある場合は、
パンチスルーは起こらないが、図１７（ａ）に示すよう
に不純物拡散層５の底部がゲート電極３による制御可能
な範囲より深い場合には、この深い部分を電流が流れ、
パンチスルー状態となる。

【００１２】ただし、不純物拡散層５があまりに浅すぎ
ると、そこを流れる電流の抵抗が高くなるという問題も
あるため、不純物拡散層５の深さの調整は重要な問題で
ある。

【００１３】本発明は、上記従来の問題点を解消するた
め、パンチスルーを抑制することにより、チャネル長を
０．５μｍ以下に微細化することを可能にするＭＯＳ型
電界効果トランジスタを含む半導体装置およびその製造
方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
本発明のＭＯＳ型電界効果トランジスタを含む半導体装
置は、半導体基板の主表面上に、ゲート絶縁膜を介して
形成されたゲート電極と、このゲート電極の下方の半導
体基板表面に形成された第１導電型のチャネル領域を左
右両側から挟む位置の、半導体基板表面近傍に形成され
た、ソース／ドレイン領域としての第２導電型の不純物
拡散層と、少なくともこの不純物拡散層を覆うように形
成された、多結晶シリコンからなる導電層とを備えてい
る。半導体基板表面から深さ方向の不純物拡散層の不純
物濃度分布は、半導体基板表面から、ゲート電極からの
電界の実質的な影響が存在する深さにおいて、不純物拡
散層を低抵抗に保つのに十分な高濃度を保持し、ゲート
電極からの電界の実質的な影響が存在しない深さにおい
て、不純物拡散層の濃度を低く設定している。

【００１５】本発明のＭＯＳ型電界効果トランジスタを
含む半導体装置の、ソース／ドレイン領域を形成する不
純物拡散層の不純物濃度分布は、数式を用いて次のよう
に一般化した形で表わすことができる。

【００１６】すなわち、半導体基板の主表面を原点とす
る、その主表面に垂直なｘ軸上における不純物濃度分布
Ｎ（ｘ）は、

【００１７】

【数３】

【００１８】ただし、 Nik ：１回のイオン注入により、半導体基板主表面の単
位体積当りに注入された不純物量 Rpk ：注入された不純物イオンの半導体基板内における
半導体基板主表面からの飛程の平均値 ΔRpk ：注入された不純物イオンの半導体基板内におけ
る半導体基板主表面からの飛程の標準偏差 n ：イオン注入回数を表し、２以上の自然数で表され
る。

【００１９】それに加えて、次の各不等式

【００２０】

【数４】

【００２１】１以上かつｎ未満の所定の自然数ｊにおい
て、Rpj ＜０が成立する。

【００２２】また、本発明のＭＯＳ型電界効果トランジ
スタを含む半導体装置の製造方法は、まず、半導体基板
の主表面上に、ゲート酸化膜を介してゲート電極を形成
する。次に、このゲート電極の下方の半導体基板表面に
位置するチャネル領域を左右両側から挟むソース／ドレ
イン領域の表面を覆うように、多結晶シリコン層を形成
する。その後、この多結晶シリコン層を形成する工程の
前後、あるいは、その工程の後のみにおいて、多結晶シ
リコン層およびソース／ドレイン領域に、複数回不純物
注入を行ない、各回の注入ごとに、深さ方向の不純物濃
度分布のピークが、多結晶シリコン層の中あるいはソー
ス／ドレイン領域のうち低抵抗に保つ必要のある深さの
範囲内に位置するように、注入エネルギおよびドーズ量
を適宜変えることにより、半導体基板表面から深さ方向
の不純物濃度分布を制御する。

【００２３】

【作用】本発明のＭＯＳ型電界効果トランジスタを含む
半導体装置によれば、ソース／ドレイン領域を形成する
不純物拡散層の不純物濃度が、半導体基板表面におい
て、所定の導電性をもたせるのに必要なピーク値を有す
るとともに、導電性に影響を及ぼす濃度を有する深さ
を、比較的浅く抑えることができる。そのため、パンチ
スルーの原因となる、チャネル領域の半導体基板から深
い位置における空乏層の発生が抑制される。

【００２４】また、本発明のＭＯＳ型電界効果トランジ
スタを含む半導体装置の製造方法によれば、ソース／ド
レイン領域の不純物濃度分布が、導電性を有する必要の
ある所定の深さまでは適当な高濃度を有し、それより深
い位置においては急激に低濃度にすることができる。そ
して、比較的容易に、半導体基板内における深さ方向の
不純物濃度分布の制御が行なわれ、上記構造を備えた半
導体装置を効率よく製造することができる。

【００２５】

【実施例】以下、本発明の一実施例を、図１ないし図８
に基づいて説明する。

【００２６】本実施例においては、ＭＯＳ型電界効果ト
ランジスタは、図１（ａ）に示す断面構造を有し、その
深さ方向の不純物濃度分布は図１（ｂ）に示すようにな
っている。すなわち、本実施例のＭＯＳ型電界効果トラ
ンジスタは、図１（ａ）を参照して、ｐ型単結晶シリコ
ンからなる半導体基板１の主表面上の、フィ−ルド絶縁
膜８で分離された活性領域上に、ゲート絶縁膜２を介し
てゲート電極３が形成されている。このゲート電極３の
上面および側壁は、層間絶縁膜４で覆われており、半導
体基板１表面近傍のゲート電極３の下方を左右両側から
挟む一対の領域に、ソース／ドレイン領域となる不純物
拡散層が形成されている。さらに、少なくとも不純物拡
散層５の表面上を覆って、導電層となる多結晶シリコン
層６が所定のパターンに形成されている。さらに、半導
体基板１上全面に層間絶縁膜９が形成され、この層間絶
縁膜９に設けられたコンタクトホール１０において、導
電配線層１１が多結晶シリコン層６と接続されている。

【００２７】この多結晶シリコン層６には、図１（ｂ）
に示すように、リンなどのｎ型不純物が１０²⁰／ｃｍ³
以上の濃度で拡散されており、それによって多結晶シリ
コン層６が導電層として機能する。不純物拡散層５の不
純物濃度分布は、図１（ｂ）に示すように、不純物拡散
層５に導電性をもたせるために必要な不純物濃度分布の
ピークの濃度［Ａ］（図１（ｂ）では約１０²⁰／ｃ
ｍ³）が半導体基板１表面において与えられ、深くなる
につれて、比較的緩やかに減少している。その結果、導
電性に影響を与える最小の濃度［Ｂ］（図１（ｂ）では
約１０¹⁹／ｃｍ³）になる深さ［Ｃ］が、比較的浅くな
る（図１（ｂ）では約０．１５μｍ）。この程度の深さ
であれば、ゲート電極３に印加された電圧によって制御
可能であり、ソース／ドレイン領域間、すなわちチャネ
ル領域７における空乏層の延びによるパンチスルーも生
じにくくなる。

【００２８】本実施例において、図１（ｂ）にシステム
ような不純物濃度分布になるようにしたのは、以下の理
由による。

【００２９】上述した、図１７（ａ）（ｂ）に示すよう
に不純物拡散層５が深すぎる場合、あるいは浅すぎる場
合のいずれの問題点も生じないようにするためには、ゲ
ート電極３による制御が可能な範囲の深さにおいて、不
純物拡散層５の導電性を確保するために、その不純物濃
度をできるだけ高くし、逆に、ゲート電極による制御が
不可能な範囲の深さにおいては、その不純物濃度は極力
低くすることが望ましい。

【００３０】したがって、ソース／ドレイン領域におけ
る深さ方向の理想的な不純物プロファイルは、図１７
（ｃ）に示すようなステップ状プロファイルであると考
えられる。特に、ＭＯＳ型電界効果トランジスタが、
１．０μｍ以下のゲート長の場合には、ソース／ドレイ
ン領域間のパンチスルーが生じやすい。その点を考える
と、０．１μｍ以上の深さの位置においては、可能な限
り不純物濃度が低いことが望ましい。また、半導体基板
１表面から０．１μｍまでの深さでは、可能な限り不純
物濃度が高いことが望ましい。ただし、むやみに注入量
を増やすと、不純物が活性化しにくくなることもあるた
め、その濃度は１×１０²⁰／ｃｍ³程度が好ましいと考
えられる。ただし、ソース／ドレイン領域の深さ方向の
不純物濃度分布のピーク値が１０²⁰／ｃｍ³程度であれ
ば、その必要な導電性が確保されることが知られてい
る。

【００３１】しかしながら、図１７（ｃ）に示すステッ
プ状のプロファイルは、あくまで理想的なものに過ぎ
ず、注入された不純物を活性化するための熱処理等に伴
なう、不純物の拡散現象のため、実現は不可能である。

【００３２】そこで、理想的な不純物濃度分布にできる
だけ近付けた、実現可能なものとして、本実施例におい
ては図１（ｂ）に示すような不純物濃度分布が選択され
たものである。

【００３３】本実施例の場合、ドレイン電圧Ｖ_DS−ドレ
イン電流Ｉ_D特性は、図２に示すグラフのようになり、
これによって、ゲート電極Ｖ_GSによるドレイン電流Ｉ_D
の制御特性が、図１６に示す従来の場合に比べて向上し
ていることがわかる。

【００３４】図１に示した本発明の一実施例におけるＭ
ＯＳ型電界効果トランジスタは、下記の工程により形成
される。

【００３５】まず、図３を参照して、半導体基板１表面
に、ｎ型の不純物であるＡｓが、たとえば注入エネルギ
３５０ＫｅＶ、ドーズ量５×１０¹⁴／ｃｍ²で注入され
る。この注入を終えた直後は、図４（ａ）に示されるよ
うに、半導体基板１の表面近傍に、同図（ｂ）に示す濃
度分布を有する不純物注入層５ａが形成される。

【００３６】次に、半導体基板１上全面に１５００オン
グストローム程度の多結晶シリコン膜が堆積され、少な
くとも不純物注入層５ａ上を覆うようにパターニングさ
れて、多結晶シリコン層６が形成される（図５）。その
後、図６（ａ）に示すように、多結晶シリコン層６にＡ
ｓを、たとえば注入エネルギ６０ＫｅＶ、ドーズ量１×
１０¹⁶／ｃｍ²で注入し、図６（ｂ）に示す濃度分布と
なる。その後さらに熱処理を加えて不純物を活性化し、
図１に示したＭＯＳ型電界効果トランジスタが完成す
る。

【００３７】次に、本発明の半導体装置の製造方法の他
の実施例について、図７および図８を参照しながら説明
する。

【００３８】本実施例においては、多結晶シリコン層６
を形成する前には不純物の注入を行なわず、多結晶シリ
コン層６を形成した後に、まず第１回目の不純物注入を
行なう（図７（ａ））。この１回目の不純物注入は、多
結晶シリコン層６が１５００オングストロームの厚みを
有する場合、たとえば砒素を、注入エネルギ３５０Ｋｅ
Ｖ，ドーズ量５×１０¹⁴／ｃｍ²で注入し、図７（ｂ）
に示すように、半導体基板１内の導電性をもたせる必要
がある表面からの深さ（約０．１μｍ）の中央の深さ位
置において不純物濃度分布がピークになるようにする。

【００３９】次に、第２回目の不純物注入を、濃度分布
のピークが多結晶シリコン層６内に位置するように、ｎ
型の不純物を注入する（図８（ａ））。この場合、たと
えば砒素を、注入エネルギ６０ＫｅＶ，ドーズ量１×１
０¹⁶／ｃｍ²で注入することにより、図８（ｂ）に示す
不純物濃度分布となる。

【００４０】その後、約９００℃で３０分間熱処理を施
すことにより、注入された不純物が活性化され、図１
（ｂ）に示した上記実施例の場合と同様の濃度分布を得
ることができる。

【００４１】本実施例によれば、不純物注入の途中で多
結晶シリコン層６の形成工程を介在させることなく、２
回の不純物注入を連続して行なうことができるという点
で、効率向上が図られていることになる。

【００４２】次に、本発明の半導体装置の製造方法の、
さらに他の実施例を、図９を参照しながら説明する。上
記各実施例が、２回の不純物注入によって不純物濃度分
布を制御していたのに対し、本実施例においては、３回
に分けてｎ型不純物の注入を行なっている。

【００４３】まず、上記実施例における図８（ａ）の場
合と同様に、多結晶シリコン層６を形成した後に、半導
体基板１内の深さ約０．０５μｍの位置に濃度分布のピ
ークがくるように、たとえば砒素を、注入エネルギ３５
０ＫｅＶ，ドーズ量１×１０ ¹⁴／ｃｍ²で注入し、図９
（ａ）に示す濃度分布とする。その後、半導体基板１の
表面近傍に濃度分布のピークがくるように、２回目の砒
素の注入を、２７０ＫｅＶ，８×１０¹⁴／ｃｍ²の条件
で行なうことにより、図９（ｂ）に示す濃度分布とな
る。

【００４４】次に、３回目の砒素の注入を、多結晶シリ
コン層６内に濃度分布のピークがくるように、たとえば
６０ＫｅＶ，５×１０¹⁵／ｃｍ²の条件で行なうことに
より、図９（ｃ）に示す濃度分布となる。その後、約９
００℃で３０分間熱処理を行なって不純物を活性化する
ことにより、図９（ｄ）に示す濃度分布となる。

【００４５】本実施例によれば、図９（ｄ）と図１
（ｂ）との比較からわかるように、半導体基板１表面か
ら約０．１μｍの深さまでの濃度の減少が緩やかに変化
し、それ以上の深さになると急激に濃度が低下してい
る。この濃度分布は、半導体基板１内の導電性をもたせ
る必要のある所定の深さでのみ必要な不純物濃度を確保
し、それよりも深い位置では濃度を低く抑えるという本
発明の目的を考慮すると、より理想に近いものとなって
いる。すなわち、本実施例から、注入回数を増やすこと
によって、設定する深さ方向の不純物濃度分布に対して
自由度が増し、理想的な分布に近付けることが可能であ
ることがわかる。

【００４６】ところで、上記実施例における不純物拡散
層５の形成方法と関連する従来の技術として、いわゆる
ＰＳＤ（ＰｏｌｙｓｉｌｉｃｏｎＳｏｕｒｃｅ−Ｄｒ
ａｉｎ）トランジスタと呼ばれるものがある。（たとえ
ば、「ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬ
ｅｔｔｅｒｓ，Ｖｏｌ．ＥＤＬ−７，Ｎｏ．５，Ｍａｙ
１９８６」参照）このＰＳＤトランジスタのプロセス
法は、基本的には、多結晶シリコン層の形成前には不純
物を注入せず、その形成後に、多結晶シリコン層注にの
み不純物を注入し（図１８（ａ））、ゲート電極などを
形成した後に、多結晶シリコン層からシリコン基板へ不
純物を拡散させる方法である。この方法によって、注入
条件の最適化を図れば、ある程度不純物分布の制御は可
能であるが、シリコン基板表面からの表面拡散によるも
のであるので、どうしても、シリコン基板表面が最も高
濃度で、次第になだらかな曲線を描いて低濃度に変化す
る分布となる（図１８（ｂ））。したがって、シリコン
基板表面濃度をある程度高くしようとすれば、シリコン
基板の表面から約０．１μｍよりも深い箇所の濃度も高
くならざるを得ない。

【００４７】それに対し、本発明の上記各実施例によれ
ば、半導体基板１の表面も適度の不純物濃度に設定し、
深い箇所においては、さらに不純物を注入して不純物濃
度を補うことにより、ソース／ドレイン領域となる不純
物拡散層５の深さ方向の濃度分布を理想に近付けている
ものである。

【００４８】なお、上記各実施例においては、ｎ型不純
物としていずれも砒素を用いたｎチャネルＭＯＳ型電界
効果トランジスタについて述べたが、ｎ型不純物として
リン等を用いてもよい。また、ソース／ドレイン領域に
硼素等のｐ型不純物を注入するｐチャネルＭＯＳ型電界
効果トランジスタに、本発明の考え方が適用できること
は言うまでもない。

【００４９】上述した各実施例を総括的に考察すると、
本発明における不純物拡散層の濃度分布は、数式を用い
て次のように一般化できることがわかる。

【００５０】通常、１回のイオン注入時（熱処理前）の
Ｓｉ基板前での不純物分布Ｎ（ｘ）は、基板表面からの
深さｘにおいては、

【００５１】

【数５】

【００５２】ただし、 Ni：半導体基板表面の単位面積当りに注入された不純物
量 Rp：注入不純物イオンのSi基板内における基板表面から
の飛程の平均値 ΔRp：注入不純物イオンのSi基板内における基板表面か
らの飛程の標準偏差で表される、正規分布（ガウス分布）で近似される。な
お、RpおよびΔRpは、注入エネルギおよびイオン種に依
存する。

【００５３】したがって、上記各実施例において、注入
直後の不純物分布は、一般に正規分布の和すなわち、

【００５４】

【数６】

【００５５】で近似的に表される。ここでｎは、不純物
イオンの注入回数を示す。

【００５６】さらに上記各実施例においては、構造上の
特徴として、シリコン基板表面に多結晶シリコンを含む
導電層が接触して形成されている。また、比較的低い注
入エネルギでイオン注入される、より浅い位置に不純物
濃度分布のピーク値を有するイオン注入ほど、より高い
ピーク値を有していることから、次の不等式が成立す
る。

【００５７】

【数７】

【００５８】つまり、Rp₁は比較的低エネルギで表面近
傍に注入され、Rp₂、Rp₃と、順に高エネルギでより深
い位置に注入されることを示すとともに、表面に近けれ
ば近いほど高濃度あるいは、同濃度で注入されることを
あらわしている。ただし、１，２，……ｎはイオン注入
の順序とは無関係である。

【００５９】また、複数回のイオン注入のうち、少なく
とも１回以上、不純物濃度分布のピークがシリコン基板
表面よりも導電層側に位置することから、次の式も成立
する。

【００６０】 Rp₁＜Rp₂＜……＜Rpj ＜0 ここではｊは、１以上かつｎ未満の自然数
……（５）ただし、上記各式は、いずれも、多結晶シリコンを含む
導電層中に注入した不純物イオンも、シリコン基板中と
ほぼ同じ飛程を示すという前提に立って、すべてシリコ
ンからなる均一な材質へのイオン注入であるという仮定
に基づいている。

【００６１】なお、不純物イオンを注入した後、その不
純物を活性化するため等の通常の熱処理を施すと、熱拡
散によって不純物濃度分布が変動する。しかしながら、
活性化のため等の通常の熱処理は、不純物の熱拡散を目
的とする熱処理に比べると、１０分の１程度の熱処理時
間（９００℃，３０分間程度）であるため、熱処理の前
後で濃度分布がそれほど大きくは変動しない。したがっ
て、通常の熱処理後の不純物分布も、上記式（１）〜
（５）で近似的に表わすことができる。

【００６２】

【発明の効果】以上述べたように本発明のＭＯＳ型電界
効果トランジスタを含む半導体装置およびその製造方法
によれば、ソース／ドレイン領域となる不純物拡散層の
濃度分布が、導電性を有するのに必要な所定の深さまで
は適当な高濃度を有し、それより深い位置においては急
激に低濃度となる。そのため、チャネル領域の深い位置
でのパンチスルー現象などの発生が抑制され、トランジ
スタの耐圧特性が向上する。その結果、ゲート長は０．
５μｍ以下の微細な、しかも高性能なＭＯＳ電界効果ト
ランジスタが実現し、集積度の飛躍的な向上が図られる
という特有の効果を奏する。

【図面の簡単な説明】

【図１】（ａ）は、本発明の一実施例におけるＭＯＳ型
電界効果トランジスタの構造を示す断面図、（ｂ）は、
その深さ方向の不純物濃度分布を示す図である。

【図２】図１に示したＭＯＳ型電界効果トランジスタの
ドレイン電圧Ｖ_DS−ドレイン電流Ｉ_D特性を示す図であ
る。

【図３】本発明の一実施例におけるＭＯＳ型電界効果ト
ランジスタの製造工程のうち、半導体基板１表面へのｎ
型不純物の注入工程を示す図である。

【図４】（ａ）は、図３に示した不純物注入直後の断面
構造を示す図、（ｂ）は、その深さ方向の不純物濃度分
布を示す図である。

【図５】同実施例の製造工程において、少なくとも不純
物注入層５ａ上を覆うように、多結晶シリコン層６をパ
ターニングした状態を示す断面図である。

【図６】（ａ）は、同実施例の製造工程のうち、多結晶
シリコン層６にｎ型不純物を注入する工程を示す断面
図、（ｂ）は、その注入直後の深さ方向の不純物濃度分
布を示す図である。

【図７】（ａ）は、本発明の他の実施例の製造工程のう
ち、多結晶シリコン層６形成後に、半導体基板１表面に
ｎ型不純物を注入する工程を示す断面図、（ｂ）は、そ
の深さ方向の不純物濃度分布を示す図である。

【図８】（ａ）は、同実施例の製造工程のうち、多結晶
シリコン層６にｎ型不純物を注入する工程を示す断面
図、（ｂ）は、その注入直後の深さ方向の不純物濃度分
布を示す図である。

【図９】（ａ）ないし（ｄ）は、本発明のさらに他の実
施例のＭＯＳ型電界効果トランジスタの製造工程におけ
る、工程ごとの深さ方向の不純物濃度分布の推移を順次
示す図である。

【図１０】（ａ）は、従来のＭＯＳ型電界効果トランジ
スタの製造工程のうち、半導体基板１表面にｎ型不純物
を注入する工程を示す断面図、（ｂ）は、その注入の直
後の深さ方向の不純物濃度分布を示す図である。

【図１１】（ａ）は、図１０に示したｎ型不純物の注入
工程の後に、熱処理を施して不純物を拡散させ、不純物
拡散層５を形成した後の構造を示す断面図、（ｂ）はそ
の深さ方向の不純物濃度分布を示す図である。

【図１２】図１１に示した工程の後に、多結晶シリコン
層６をパターニング形成した状態を示す断面図である。

【図１３】（ａ）は、図１２の工程の後、多結晶シリコ
ン層６にｎ型不純物を注入する工程を示す図、（ｂ）
は、その注入後の深さ方向の不純物濃度分布を示す図で
ある。

【図１４】（ａ）は、図１３の工程を経た後に、熱処理
を施して、多結晶シリコン層６の不純物を拡散させた後
の断面構造を示す図、（ｂ）は、そのときの深さ方向の
不純物濃度分布を示す図である。

【図１５】（ａ）は、図１４に示した従来のＭＯＳ型電
界効果トランジスタの、チャネル長方向縦断面の等電位
線分布を示す図、（ｂ）は、同じ断面の電子密度分布を
示す図である。

【図１６】図１４に示した従来のＭＯＳ型電界効果トラ
ンジスタの、ドレイン電圧Ｖ_DS−ドレイン電流Ｉ_D特性
を示す図である。

【図１７】（ａ）ないし（ｃ）は、不純物拡散層５の深
さとパンチスルーなどの問題点発生との関係、および本
発明が目的とする不純物拡散層の理想的な濃度分布を説
明するために、単純なモデルの模式図で示した説明図で
ある。

【図１８】（ａ）は、いわゆるＰＳＤトランジスタの製
造工程のうち、シリコン基板表面に形成された多結晶シ
リコン層にｎ型不純物を注入した直後の、深さ方向の不
純物濃度分布を示す図、（ｂ）は、その後に熱処理を施
して不純物を拡散させ、シリコン基板表面に不純物拡散
層を形成した状態における、深さ方向の不純物濃度分布
特性を示す図である。

【符号の説明】

１半導体基板２ゲート絶縁膜３ゲート電極４層間絶縁膜５不純物拡散層６多結晶シリコン層

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板の主表面上に、ゲート絶縁膜を介して形
成されたゲート電極と、このゲート電極の下方の半導体基板表面に形成されたチ
ャネル領域と、このチャンネル領域を左右両側から挟む位置の、半導体
基板表面近傍に形成された、ソース／ドレイン領域とし
ての不純物拡散層と、少なくともこの不純物拡散層上を覆うように形成され
た、多結晶シリコンからなる導電層と、を備え、前記半導体基板の表面から深さ方向の前記不純物拡散層
の不純物濃度分布が、前記半導体基板の表面から、前記
ゲート電極からの電界の実質的な影響が存在する深さに
おいては、前記不純物拡散層を低抵抗に保つのに十分な
高濃度を保持し、前記ゲート電極からの電界の実質的な
影響が存在しない深さにおいては、前記不純物拡散層の
濃度を低く設定した、ＭＯＳ型電界効果トランジスタを含む半導体装置。
【請求項２】半導体基板の主表面上に、ゲート絶縁膜
を介在させて形成されたゲート電極と、このゲート電極の下方の半導体基板表面に形成された第
１導電型のチャネル領域と、このチャネル領域を左右両側から挟む位置の、半導体基
板表面近傍に形成された、ソース／ドレイン領域として
の第２導電型の不純物拡散層と、少なくともこの不純物拡散層上を覆うように形成され
た、多結晶シリコンを含む導電層とを備え、前記不純物拡散層および前記導電層の、前記半導体基板
の主表面に垂直な方向の第２導電型不純物の濃度分布
が、前記半導体基板の主表面を原点としてその主表面に
垂直なｘ軸上において、【数１】ただし、Nik ：１回のイオン注入により、半導体基板主
表面の単位体積当りに注入された不純物量Rpk ：注入さ
れた不純物イオンの半導体基板内における半導体基板主
表面からの飛程の平均値ΔRpk ：注入された不純物イオ
ンの半導体基板内における半導体基板主表面からの飛程
の標準偏差n ：イオン注入回数を表し、２以上の自然数
で表され、かつ、【数２】および、１以上かつｎ未満の所定の自然数ｊにおいて、
Rpj ＜０が成立するＭＯＳ型電界効果トランジスタを含
む半導体装置。
【請求項３】半導体基板の主表面上に、ゲート絶縁膜
を介してゲート電極を形成する工程と、このゲート電極の下方の前記半導体基板表面に位置する
第１導電型のチャネル領域を左右両側から挟むソース／
ドレイン領域の表面を覆うように、多結晶シリコン層を
形成する工程と、その多結晶シリコン層を形成する工程の前後、あるい
は、その工程の後のみにおいて、前記多結晶シリコン層
および前記ソース／ドレイン領域に、複数回第２導電型
の不純物注入を行ない、各回の注入ごとに、深さ方向の
不純物濃度分布のピークが、前記多結晶シリコン層の中
あるいは前記ソース／ドレイン領域の内の低抵抗に保つ
必要のある深さの範囲内に位置するように、注入エネル
ギおよびドーズ量を適宜変えることにより、前記半導体
基板表面から深さ方向の不純物濃度分布を制御する工程
と、を備えたＭＯＳ型電界効果トランジスタを含む半導
体装置の製造方法。