JPH0969616A

JPH0969616A - 半導体装置及びその製造方法

Info

Publication number: JPH0969616A
Application number: JP7248632A
Authority: JP
Inventors: Yuji Ezaki; 祐治江崎; Shinya Nishio; 伸也西尾; Fumiaki Saito; 文昭斎藤; Hideo Nagasawa; 英夫長澤; Toshiyuki Kaeriyama; 敏行帰山; Seishiyu Chiyou; 成洙趙; Hisao Asakura; 久雄朝倉; Jun Murata; 純村田; Yoshitaka Tadaki; 芳隆只木; Toshihiro Sekiguchi; 敏宏関口
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1995-08-31
Filing date: 1995-08-31
Publication date: 1997-03-11

Abstract

(57)【要約】【課題】主として電界強度を効果的に緩和すると共
に、耐圧を向上させ、また製造工程も簡略化できる半導
体装置と、その製造方法を提供すること。【解決手段】ＮチャネルＭＯＳトランジスタＴＲ
₁と、ＰチャネルＭＯＳトランジスタＴＲ₃とを有し、
ＭＯＳトランジスタＴＲ₁のソース領域及び／又はドレ
イン領域側のゲート電極端部の近傍での電界強度を緩和
させるためのリン導入領域（Ｎ型領域81、82）と、ＭＯ
ＳトランジスタＴＲ₃のショートチャネル効果を抑制す
るためのリン導入領域（Ｎ型領域83、84）とが共通のイ
オン注入工程によって形成されている半導体装置と、そ
の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置（特にＤ
ＲＡＭ（Dynamic random access memory）等の半導体集
積回路装置）及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路装置の製造に際
し、自己整合プロセスを使用して、ゲート酸化膜を被着
した半導体基板上に所定パターンに形成したポリシリコ
ンのゲート電極を拡散マスクとして、低濃度の不純物を
半導体基板内にイオン注入で導入し、絶縁ゲート電界効
果トランジスタのソース又はドレイン拡散層を形成した
後、ゲート電極側の側壁にサイドウォール・オキサイド
を形成し、更に高濃度の不純物を拡散してＬＤＤ（ligh
tly doped drain-source）構造を得ていた。このような
ＬＤＤ構造は、チャネル長が短くなることによるブレイ
クダウン電圧の低下を防ぐために有効なものである。

【０００３】また、ＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor)等の絶縁ゲート電
界効果トランジスタにおいて、微細化又は高集積化のた
めにゲート長（チャネル長）が短くなるに伴って、ショ
ートチャネル効果によるパンチスルー破壊が生じ易くな
るので、これを防ぐためにゲート電極端の近傍において
ソース及びドレイン拡散層の不純物濃度を低下させるこ
とが知られている。

【０００４】また、従来のＤＲＡＭにおいては、十分な
素子分離特性を得るために基板濃度を高くしていたの
で、電荷蓄積ノード（ストレージノード）の電界強度を
いかに緩和して、電荷保持能力を改善するかという課題
を有していた。

【０００５】これまでの半導体集積回路装置が有する問
題点は、以下の（１）〜（３）の如くにまとめられる。

【０００６】（１）サブミクロン技術において、ソース
及びドレイン拡散層のゲート電極端近傍での電界強度を
緩和するためにイオン注入を行うが、このイオン注入工
程とは別に、ゲート長の減少に伴うショートチャネル効
果の影響を緩和するためのイオン注入工程が必要であ
る。従って、各々の工程用のマスクを別個に用意してイ
オン注入を行っていたので、工程が繁雑であり、コスト
高を免れない。

【０００７】（２）従来は基板表面にトランスファゲー
ト用のトランジスタを設け、このトランジスタの上方に
メモリセルのキャパシタ電極を設け、このキャパシタに
蓄積した電荷を下方のトランスファゲートのドレイン又
はソース領域に導くようにメモリセルを構成している
が、この場合、電荷保持特性は、メモリセルの記憶ノー
ドでの電界強度の影響を大きく受ける。しかし、電荷蓄
積ノード（ストレージノード）の電荷がその周りの部位
へリークするのを防止するために、また、ゲート長が減
少することに伴ってトランスファゲートのしきい値電圧
の低下を防ぐために、メモリセル部における基板の不純
物濃度を高く保持する必要があるが、これによってスト
レージノードの電界強度は高くなってしまうという問題
が生じ、これらは両立する関係にはない。

【０００８】（３）メモリセルのストレージノード部
は、不純物ドープされたポリシリコンからのリン拡散に
よって、そこでの電界強度が決定されていた。集積度の
増大に伴ってメモリセルのストレージノードでの電界強
度の増加をいかに抑えるかが課題となるが、これまで有
効な対策はなかった。

【０００９】

【発明が解決しようとする課題】本発明の目的は、上記
した従来の問題点を解消し、主として電界強度を効果的
に緩和すると共に、耐圧を向上させ、また製造工程も簡
略化できる半導体装置と、その製造方法を提供すること
にある。

【００１０】

【課題を解決するための手段】即ち、本発明は、第１導
電型チャネルの第１絶縁ゲート電界効果トランジスタ
（例えば後述のＮチャネルＭＯＳトランジスタＴＲ₁：
以下、同様）と、前記第１導電型とは逆導電型の第２導
電型チャネルの第２絶縁ゲート電界効果トランジスタ
（例えば後述のＰチャネルＭＯＳトランジスタＴＲ₃：
以下、同様）とを有し、前記第１絶縁ゲート電界効果ト
ランジスタのソース領域及び／又はドレイン領域側のゲ
ート電極端部の近傍での電界強度を緩和させるための第
１導電型の不純物導入領域（例えば後述のＮ型領域81、
82：以下、同様）と、前記第２絶縁ゲート電界効果トラ
ンジスタのショートチャネル効果を抑制するための第１
導電型の不純物導入領域（例えば後述のＮ型領域83、8
4：以下、同様）とが共通の工程によって形成されてい
る半導体装置に係るものである。これを以下、本発明の
第１の発明と称する。

【００１１】この第１の発明によれば、上記の第１絶縁
ゲート電界効果トランジスタのゲート電極端部の近傍で
の電界強度を緩和させる、いわゆるＬＤＤ構造のための
第１導電型の不純物の導入と、上記の第２絶縁ゲート電
界効果トランジスタのショートチャネル効果（主として
パンチスルー破壊）を抑制するための第１導電型の不純
物の導入とを共通の工程（特にイオン注入工程）によっ
て行われているので、ＬＤＤ構造のための領域とショー
トチャネル効果抑制構造のための領域とを別個にではな
く（従って追加のマスクを必要とせずに）同時に形成す
ることかでき、工程の簡略化、コストダウンの点で非常
に有利となる。

【００１２】そして、本発明は、上記第１の発明の半導
体装置を製造する方法として、第１導電型チャネルの第
１絶縁ゲート電界効果トランジスタと、前記第１導電型
とは逆導電型の第２導電型チャネルの第２絶縁ゲート電
界効果トランジスタとを有する半導体装置を製造するに
際し、前記第１絶縁ゲート電界効果トランジスタのソー
ス領域及び／又はドレイン領域側のゲート電極端部の近
傍での電界強度を緩和させるための第１導電型の不純物
導入と、前記第２絶縁ゲート電界効果トランジスタのシ
ョートチャネル効果を抑制するための第１導電型の不純
物の導入とを共通のイオン注入によって行う、半導体装
置の製造方法を提供するものである。これを以下、本発
明の第２の発明と称する。

【００１３】また、本発明は、トランスファゲート（例
えば後述のＴＲ₂、ＴＲ₂'：以下、同様）によって構成
されたメモリセル部を有し、前記トランスファゲートの
ビットラインを被着するためのコンタクトホール（例え
ば後述の117 ：以下、同様）を通して半導体基板に、前
記トランスファゲートのしきい値電圧を調整するための
不純物（例えば後述のボロン132 ：以下、同様）が導入
されている半導体装置も提供するものである。これを以
下、本発明の第３の発明と称する。

【００１４】この第３の発明によれば、メモリセル部の
トランスファゲートのビットライン用のコンタクトホー
ルから導入された不純物によってトランスファゲートの
しきい値電圧が調整されるため、ストレージノード部の
電界を高めることなく、トランスファゲートのしきい値
電圧の調整によってデータ保持特性を向上させることが
できる。また、不純物導入のために追加のマスクを要し
ない。

【００１５】そして、本発明は、上記第３の発明の半導
体装置を製造する方法として、トランスファゲートによ
って構成されたメモリセル部を有する半導体装置を製造
するに際し、前記トランスファゲートのビットラインを
被着するためのコンタクトホールを通して半導体基板
に、前記トランスファゲートのしきい値電圧を調整する
ための不純物をイオン注入する、半導体装置の製造方法
を提供するものである。これを以下、本発明の第４の発
明と称する。

【００１６】更に、本発明は、トランスファゲートとス
トレージノード（例えば後述のＣＡＰ、ＣＡＰ’：以
下、同様）によって構成されたメモリセル部を有し、前
記ストレージノードを被着するためのコンタクトホール
を通して半導体基板に、前記ストレージノードの電界強
度を緩和するための不純物（例えば後述のリン143 ：以
下、同様）が導入されている半導体装置も提供するもの
である。これを以下、本発明の第５の発明と称する。

【００１７】この第５の発明によれば、メモリセル部の
ストレージノード用のコンタクトホールから導入された
不純物によってストレージノード下の不純物濃度を低く
抑え、その濃度勾配をなだらかにできるため、接合部の
電界強度の緩和によってデータ保持特性を向上させるこ
とができる。また、不純物導入のために追加のマスクを
要しない。

【００１８】そして、本発明は、上記第５の発明の半導
体装置を製造する方法として、トランスファゲートとス
トレージノードとによって構成されたメモリセル部を有
する半導体装置を製造するに際し、前記ストレージノー
ドを被着するためのコンタクトホールを通して半導体基
板に、前記ストレージノードの電界強度を緩和するため
の不純物をイオン注入する、半導体装置の製造方法を提
供するものである。これを以下、第６の発明と称する。

【００１９】

【発明の実施の形態】上記第１の発明の半導体装置にお
いては、第１絶縁ゲート電界効果トランジスタの第１導
電型の不純物導入領域には第１導電型の不純物（例えば
後述のリン90：以下、同様）が更に導入されてよい。

【００２０】また、第１絶縁ゲート電界効果トランジス
タにおいては、ゲート電極側方のサイドウォールに規制
された状態で第１導電型の不純物導入領域に部分的に重
なるように第１導電型の不純物（例えば後述の砒素100
：以下、同様）が高濃度に導入されてソース領域及び
ドレイン領域用の高濃度領域が形成され、第２絶縁ゲー
ト電界効果トランジスタにおいては、ゲート電極側方の
サイドウォールに規制された状態で第１導電型の不純物
導入領域に部分的に重なるように第２導電型の不純物
（例えば後述のボロン107)が高濃度に導入されてソース
及びドレイン領域用の高濃度領域が形成されてよい。

【００２１】また、第１及び第２絶縁ゲート電界効果ト
ランジスタが半導体メモリの周辺回路部を構成し、前記
半導体メモリのメモリセル部を構成する第１導電型チャ
ネルの絶縁ゲート電界効果トランジスタからなるトラン
スファゲートのソース領域及びドレイン領域が、前記第
１及び第２絶縁ゲート電界効果トランジスタの第１導電
型の不純物導入領域と共通の工程によって形成されてい
てよい。

【００２２】この場合、トランスファゲートのソース領
域及びドレイン領域を形成する第１導電型の不純物導入
領域には、ゲート電極側方のサイドウォールに規制され
た状態で第１導電型の不純物（例えば後述の砒素100 ：
以下、同様）が部分的に重なるように高濃度に導入され
ていてよい。

【００２３】上記第２の発明の製造方法においては、第
１及び第２絶縁ゲート電界効果トランジスタの各ゲート
電極をマスクの一部として用いて、第１導電型の不純物
のイオン注入を自己整合的に行うのがよい。

【００２４】また、第１絶縁ゲート電界効果トランジス
タの第１導電型の不純物導入領域に、ゲート電極をマス
クの一部として用いて、第１導電型の不純物を更にイオ
ン注入するのがよい。

【００２５】また、第１絶縁ゲート電界効果トランジス
タにおいては、ゲート電極とこの側方のサイドウォール
とをマスクの一部として用いて、第１導電型の不純物導
入領域に部分的に重なるように第１導電型の不純物を高
濃度にイオン注入し、第２絶縁ゲート電界効果トランジ
スタにおいては、ゲート電極とこの側方のサイドウォー
ルとをマスクとして用いて、第１導電型の不純物導入領
域に部分的に重なるように第２導電型の不純物を高濃度
にイオン注入することができる。

【００２６】また、第１及び第２絶縁ゲート電界効果ト
ランジスタが周辺回路部を構成し、第１導電型チャネル
の絶縁ゲート電界効果トランジスタからなるトランスフ
ァゲートがメモリセル部を構成している半導体メモリを
製造するに際し、前記トランスファゲートのソース領域
及びドレイン領域を前記第１及び第２絶縁ゲート電界効
果トランジスタの第１導電型の不純物導入領域と共通の
イオン注入によって形成してよい。

【００２７】この場合、トランスファゲートのソース領
域及びドレイン領域を形成する第１導電型の不純物導入
領域には、ゲート電極とこの側方のサイドウォールとを
マスクの一部として用いて、第１導電型の不純物を部分
的に重なるように高濃度にイオン注入してよい。

【００２８】上記第３の発明の半導体装置においては、
トランスファゲートのゲート電極の側方のサイドウォー
ルに規制された状態で、第１導電型の不純物（例えば後
述のボロン132 ：以下、同様）が半導体基板に導入され
てソース領域及びドレイン領域が形成され、前記ゲート
電極を含む表面上に被着された絶縁層に形成されたビッ
トラインのコンタクトホールを通して第１導電型の不純
物が導入されてよい。

【００２９】また、トランスファゲートのゲート電極に
規制された状態で、第１導電型の不純物を低濃度に半導
体基板に導入されてよい。

【００３０】上記第４の発明の製造方法においては、ト
ランスファゲートのゲート電極及びその側方のサイドウ
ォールをマスクの一部として用いて、第１導電型の不純
物を半導体基板に導入してソース領域及びドレイン領域
を自己整合的に形成し、しかる後に、絶縁層を被着し、
この絶縁層にビットラインのコンタクトホールを開け、
このコンタクトホールを通して第１導電型の不純物をイ
オン注入するのがよい。

【００３１】この場合、サイドウォールを形成する前
に、トランスファゲートのゲート電極をマスクの一部と
して用いて、第１導電型の不純物を低濃度にかつ自己整
合的に半導体基板に導入してよい。

【００３２】上記第５の発明の半導体装置においては、
トランスファゲートのゲート電極の側方のサイドウォー
ルに規制された状態で、第１導電型の不純物が半導体基
板に導入されてソース領域及びドレイン領域が形成さ
れ、前記ゲート電極を含む表面上に被着された絶縁層に
形成されたストレージノードのコンタクトホールを通し
て第１導電型の不純物が導入されるのがよい。

【００３３】また、コンタクトホールを通して半導体基
板に第１導電型の不純物が導入され、この不純物導入領
域に重なるように、前記コンタクトホールに被着された
ストレージノードの下部電極下の前記半導体基板に第１
導電型の不純物が更にドーピングされるのがよい。

【００３４】また、トランスファゲートのゲート電極に
規制された状態で、第１導電型の不純物が低濃度に半導
体基板に導入されているのがよい。

【００３５】上記第６の発明の製造方法においては、ト
ランスファゲートのゲート電極及びその側方のサイドウ
ォールをマスクの一部として用いて、第１導電型の不純
物を半導体基板に導入してソース領域及びドレイン領域
を自己整合的に形成し、しかる後に、絶縁層を被着し、
この絶縁層上にストレージノードのコンタクトホールを
開け、このコンタクトホールを通して第１導電型の不純
物をイオン注入するのがよい。

【００３６】また、コンタクトホールを通して半導体基
板に第１導電型の不純物をイオン注入した後、前記コン
タクトホールにストレージノードの下部電極材料を被着
し、この下部電極材料から前記半導体基板に第１導電型
の不純物を更にドーピングするのがよい。

【００３７】また、サイドウォールを形成する前に、ト
ランスファゲートのゲート電極をマスクの一部として用
いて、第１導電型の不純物を低濃度にかつ自己整合的に
半導体基板に導入するのがよい。しかる後、サイドウォ
ール（例えば酸化物）を形成して、このサイドウォール
をマスクとして第１導電型の不純物を先に導入した濃度
に比して高濃度に基板を導入することもできる。

【００３８】

【実施例】以下、本発明の実施例について説明する。

【００３９】図１〜図26は、本発明をＤＲＡＭに適用し
た第１の実施例を示すものである。

【００４０】本実施例によるＤＲＡＭはメモリセルアレ
イ部ＭＡとセル周辺回路部ＰＣとを有していて、その製
造には、まず図１に示すように、不純物濃度が例えば１
×10¹⁵個／cm³のＰ^-型シリコン基板１の一主面に薄い
ＳｉＯ₂膜43を形成し、この上にシリコンナイトライド
からなるＬＯＣＯＳ用の耐酸化マスク42を所定パターン
に形成する。

【００４１】次いで、図２に示すように、ＬＯＣＯＳ法
（酸化温度例えば1100℃）によってフィールドＳｉＯ₂
膜43を厚さ例えば4000Åに選択的に形成し、各素子領域
44、45、46をそれぞれ形成する。また、ＳｉＯ₂膜43を
更に垂直エッチングして、直接モート領域（素子領域）
とし、バーズビークを除去しつつ回路の高集積化を図る
ことができる。

【００４２】次いで、図３に示すように、マスク42の除
去後に、周辺回路部ＰＣの素子領域44及び45をフォトレ
ジスト47でマスクする一方、メモリセルアレイ部ＭＡは
露出させ、マスク47の開口部48からＮ型不純物、例えば
リンのイオンビーム49を照射する。これによって、基板
１の深い位置にＮ型不純物49を例えば 500keＶの高エネ
ルギー、６×10¹²個／cm²のドーズ量でイオン注入し、
深いウエル（ディープウエル）用の領域50を規定する。
この注入イオン49は、フィールドＳｉＯ₂膜43下にも打
ち込まれる。

【００４３】次いで、不活性ガス、例えば窒素雰囲気中
で約1200℃の温度で３時間高温アニールする。これによ
って、図４に示すように、基板１には上記注入不純物49
による深いＮ型のウエル50を活性化し、例えば２×10¹⁶
個／cm³の不純物濃度に形成する。この時、熱酸化（Ｌ
ＯＣＯＳ）によって形成された上記のフィールドＳｉＯ
₂膜43による残留応力を十二分に緩和できる。

【００４４】次いで、図５に示すように、周辺回路部Ｐ
Ｃの素子領域45のみをフォトレジストマスク51で覆い、
その開口部52から、Ｐ型不純物、例えばボロンのイオン
ビーム53を例えば 300keＶの高エネルギー、８×10¹²個
／cm²のドーズ量で各素子領域44及び46（Ｎ型ディープ
ウエル50）に比較的深く打ち込む。これは、Ｐ型ウエル
56、66のシート抵抗を下げかつ後述のレトログレードな
濃度プロファイルを形成するためのものであり、ボロン
のイオン注入１（ＢＰ１）と称することがある。

【００４５】次いで、図６に示すように、上記のマスク
51をそのまま用いて、Ｐ型不純物、例えばボロンのイオ
ンビーム54を上記のイオンビーム53よりも低いエネルギ
ー、例えば 180keＶのエネルギー、６×10¹²個／cm²の
ドーズ量で各素子領域44及び46に打ち込む。これは、素
子間分離用のＰ⁺型チャネルストッパ57、67を形成する
ためのものであり、ボロンのイオン注入２（ＢＰ２）と
称することがある。

【００４６】次いで、図７に示すように、上記のマスク
51を更にそのまま用いて、Ｐ型不純物、例えばボロンの
イオンビーム55を上記のイオンビーム54より更に低いエ
ネルギー、例えば20keＶのエネルギー、２×10¹²個／cm
²のドーズ量で各素子領域44及び46に打ち込む。これ
は、上記のイオン注入53（ＢＰ１）及び54（ＢＰ２）の
各ドーズ量と相乗して素子領域のウエル表面不純物濃度
を normal Ｖｔが得られるように規定するためのもので
あり、ボロンのイオン注入３（ＢＰ３）と称することが
ある。

【００４７】次いで、図８に示すように、上記のマスク
51を除去した後に素子領域44及び46をフォトレジストマ
スク58で覆い、その開口部59から、Ｎ型不純物、例えば
リンのイオンビーム60を例えば 500keＶのエネルギー、
２×10¹³個／cm²のドーズ量で各素子領域45に比較的深
く打ち込む。これは、Ｎ型ウエル61のシート抵抗を下げ
かつ後述のレトログレードな濃度プロファイルを形成す
るためのものであり、リンのイオン注入１（ＢＮ１）と
称することがある。

【００４８】次いで、図９に示すように、上記のマスク
58をそのまま用いて、Ｎ型不純物、例えばリンのイオン
ビーム62を上記のイオンビーム60よりも低いエネルギ
ー、例えば 250keＶのエネルギー、５×10¹²個／cm²の
ドーズ量で素子領域45に打ち込む。これは、素子間分離
用のＮ⁺型チャネルストッパ63を形成するためのもので
あり、リンのイオン注入２（ＢＮ２）と称することがあ
る。

【００４９】この場合も、上記のイオン注入60（ＢＮ
１）及び62（ＢＮ２）の各ドーズ量が相乗的に作用して
素子領域の所望のウエル表面不純物濃度が得られるよう
に規定できる。

【００５０】次いで、図10に示すように、上記のマスク
58を除去した後に全素子領域に対して、不活性ガス、例
えば窒素雰囲気中で約1000℃の温度で30分間アニールす
る。これによって、上記の不純物注入された各領域を活
性化し、素子領域44及び46ではＰ^-型基板１上にＰ型ウ
エル56、66とＰ⁺型チャネルストッパ57、67、更には所
望の不純物濃度を示す表面領域64、65をそれぞれ形成
し、いわば３重ウエルを形成すると同時に、素子領域45
ではＰ^-型基板１に上記のＰ型ウエル56に隣接したＮ型
ウエル61、Ｎ⁺型チャネルストッパ63及び所望の不純物
濃度を示す表面領域68をそれぞれ形成する。ここで、表
面不純物濃度として、素子領域44では１×10¹⁷個／c
m³、素子領域45では３×10¹⁷個／cm³、素子領域46で
は８×10¹⁶個／cm³を得ることができる。

【００５１】この場合、アニールを上記の条件で行うた
めに、各不純物注入領域の濃度プロファイルは実質的に
変化しないので、上記の表面濃度等はイオン注入ＢＰ
１、ＢＰ２、ＢＰ３及びＢＮ１、ＢＮ２の各ドーズ量に
よって一義的に規定することができる。特に、素子領域
44では、ＢＰ１とＢＰ２とＢＰ３の組み合わせによっ
て、そこに設けるＮチャネルＭＯＳトランジスタのしき
い値が常に最小値（natural Ｖｔ）を示すように規定す
ることができる。

【００５２】また、素子領域44の表面濃度として上記の
natural Ｖｔに固定するために、図11に示すように、素
子領域45及び46をフォトレジストマスク69で覆い、この
開口部70からＰ型不純物、例えばボロンのイオンビーム
71を注入することができる。但し、これは既にＢＰ１、
ＢＰ２及びＢＰ３で決定されたnatural Ｖｔを固定する
ためのものであって、従来のようなしきい値調整のため
のイオン注入とは本質的に異なる。

【００５３】このように各ウエルを形成した後は、図12
に示すように、各ウエル56、61及び66の表面にゲート酸
化膜72を成長させた後、常法に従って、ポリシリコンゲ
ート電極（ワードライン）73、74及び77、ＳｉＯ₂層75
を所定パターンにそれぞれ形成する。

【００５４】次いで、図13に示すように、ゲート電極7
3、74及び77をマスクとして用い、Ｎ型不純物、例えば
リンのイオンビーム80を40keＶのエネルギーで２×10¹³
個／cm²と比較的低ドーズ量でイオン注入する。

【００５５】これによって、周辺回路部ＰＣでは、Ｐ⁺
型領域57内にはＮ型イオン打ち込み領域81、82をＬＤＤ
構造用として、Ｎ⁺型領域63内にはＮ型の不純物濃度が
更に増大したＮ⁺⁺型イオン打ち込み領域83、84をショー
トチャネル効果制御用として、それぞれ自己整合的に形
成する。また、メモリセルアレイ部ＭＡでは、Ｎ型イオ
ン打ち込み領域85をビットラインのコンタクト位置に、
Ｎ型イオン打ち込み領域86、87をストレージノードのコ
ンタクト位置にそれぞれソース又はドレイン領域として
形成する。

【００５６】次いで、図14に示すように、周辺回路部Ｐ
ＣのＰ型ウエル56を除いてフォトレジストマスク88で覆
い、その周辺部89からＮ型不純物、例えばリンのイオン
ビーム90を20keＶのエネルギーで上記イオンビーム80よ
りも３×10¹³個／cm²と高ドーズ量で打ち込む。これに
よって、上記のイオン打ち込み領域81、82に重ねて更に
Ｎ型不純物を打ち込み、ＮチャネルＭＯＳトランジスタ
のＬＤＤ構造を形成するＮ型の低濃度領域91、92を得
る。

【００５７】次いで、図15に示すように、周辺回路部Ｐ
ＣのＮ型ウエル61を除いてフォトレジストマスク93で覆
い、その開口部94からＮ型不純物、例えばリンのイオン
ビーム95を60keＶのエネルギー、１×10¹³個／cm²のド
ーズ量でゲート電極74をマスクとしてイオン注入する。
これによって、ＰチャネルＭＯＳトランジスタのしきい
値電圧や抵抗率等を調整したＮ⁺⁺型領域96、97とする。
但し、このイオン注入は、必ずしも行わなくてもよい。

【００５８】次いで、図16に示すように、各ポリシリコ
ンゲート電極の側面のＳｉＯ₂膜78を包む状態で、ナイ
トライドサイドウォール76を各ゲート電極の側方にそれ
ぞれ形成する。そして、Ｎ型ウエル61上をフォトレジス
トマスク98で覆い、その開口部99からＮ型不純物、例え
ば砒素又はリンのイオンビーム100 を照射し、Ｐ⁺型領
域57及び67内にＮ⁺型不純物注入領域（ソース又はドレ
イン領域)101、102 及び 103、104 をセルフアラインに
形成する。

【００５９】こうして、周辺回路部ＰＣのＰ⁺型領域57
内には、低濃度Ｎ型領域91、92がゲート端部の近傍に位
置し、それより外側に高濃度Ｎ⁺型領域101 、102 が位
置したＬＤＤ構造のソース又はドレイン領域を有するＮ
チャネルＭＯＳトランジスタＴＲ₁を形成することがで
きる。同様にメモリセルアレイ部ＭＡでは、低濃度Ｎ型
領域86、87と高濃度なＮ⁺型領域103 、104 とからなる
ＬＤＤ構造のソース及びドレイン領域を有するＮチャネ
ルＭＯＳトランジスタのトランスファゲートＴＲ₂、Ｔ
Ｒ₂'を形成できる。

【００６０】次いで、図17に示すように、周辺回路部Ｐ
ＣのＮ型ウエル61を除いてフォトレジストマスク105 で
覆い、その開口部106 からＰ型不純物、例えばボロンの
イオンビーム107 をセルフアラインにイオン注入する。
これによって、Ｎ⁺⁺型領域83、84内にボロンが高濃度に
注入されたＰ⁺型打ち込み領域108 、109 をソース及び
ドレイン領域とするＰチャネルＭＯＳトランジスタＴＲ
₃を形成することができる。このトランジスタは、上記
のＮ⁺⁺型領域83、84がゲート端部の近傍に位置すること
よにって電界を緩和し、ショートチャネル効果の抑制に
寄与するものである。

【００６１】次いで、図18に示すように、フォトレジス
トマスク105 を除去し、全面にＣＶＤ（Chemical vapor
deposition : 化学的気相成長法）で被着したＳｉＯ₂
絶縁層110 を素子領域46において選択的にエッチング
し、Ｎ⁺型領域112 上にコンタクトホール113 を形成し
た後、ＣＶＤで成膜したポリシリコンをパターニングし
てコンタクトホール113 にポリシリコンストレージノー
ド電極114 を被着し、更に全面に誘電体膜（例えばシリ
コンナイトライド膜)115、ポリシリコンプレート電極11
6 をＣＶＤによって順次形成する。

【００６２】次いで、図19に示すように、素子領域46に
おいてＮ⁺型領域103 上のプレート電極116 、誘電体膜
115 及び絶縁層110 を選択的にエッチングし、コンタク
トホール117 を形成した後、全面にＣＶＤで被着したＳ
ｉＯ₂絶縁層118 をエッチバックしてＮ⁺型領域103 を
露出させる。そして、全面にスパッタリングによってタ
ングステンビットライン119 を被着し、メモリセルＭＣ
を完成する。

【００６３】次いで、図20に示すように、周辺回路部の
各層 119、 118、 116及び 115を順次エッチングで除去
した後、全面にＣＶＤで被着したＳｉＯ₂絶縁層126 に
対し、各不純物注入領域 101、 102、 108、 109上にコ
ンタクトホール121 をそれぞれ形成し、これらに各電極
122、 123、 124、125(ソース又はドレイン電極）を被
着する。こうして、周辺回路部ＰＣでは、Ｐ型ウエル56
上にはＮチャネルＭＯＳＦＥＴＴＲ₁を作製し、Ｎ型
ウエル61上にはＰチャネルＭＯＳＦＥＴＴＲ₃を作製
し、センスアンプ等の駆動素子として使用することがで
きる。

【００６４】他方、メモリセルアレイ部ＭＡでは、Ｐ型
ウエル66上に、ビットライン119 と一対のストレージノ
ード（キャパシタ）ＣＡＰ、ＣＡＰ’との間に各トラン
スファゲートＴＲ₂、ＴＲ₂'が接続されたメモリセルＭ
Ｃを作製する。

【００６５】以上に説明した本実施例のデバイス及びそ
の製造プロセスは、既述した従来の技術に比べて次に述
べる顕著な作用効果を奏するものである。

【００６６】周辺回路部ＰＣには、図21に拡大図示する
如きＬＤＤ構造のＮチャネルＭＯＳトランジスタＴＲ₁
と、図22に拡大図示する如くショートチャネル効果を抑
制したＰチャネルＭＯＳトランジスタＴＲ₃（図22中の
破線122 は空乏層の拡がりを示す。）とをそれぞれ形成
できる。この場合、図13に示したようにＭＯＳトランジ
スタＴＲ₁のゲート電極端部の近傍での電界強度を緩和
させるＬＤＤ構造のためのＮ型不純物の導入（低濃度Ｎ
型領域81、82（これらは図21のＮ型領域91、92とな
る。）の形成）と、ＭＯＳトランジスタＴＲ₃のショー
トチャネル効果（主としてパンチスルー破壊）を抑制す
るためのＮ型の不純物の導入（Ｎ⁺⁺型領域83、84（これ
らは図22のＮ⁺⁺型領域96、97となる。）の形成）とを共
通の工程（イオン注入工程）によって行っているので、
ＬＤＤ構造のための領域とショートチャネル効果抑制構
造のための領域とを別個にではなく（従って追加のマス
クを必要とせず）同時に形成することができ、工程の簡
略化、コストダウンの点で非常に有利となる。

【００６７】図23（Ａ）には、図22に示したＭＯＳトラ
ンジスタＴＲ₃のソース及びドレイン領域における基板
深さ方向での不純物濃度分布を示すが、Ｎ型不純物の注
入によるその濃度分布がＰ⁺領域108 、109 内に形成さ
れると共に、ゲート端部側にＮ⁺⁺型領域96、97が存在し
ているため、このトランジスタのしきい値電圧Ｖ_thは、
Ｎ型不純物を導入しない場合に比べて図23（Ｂ）に示す
ように上昇することになる。この結果、パンチスルーが
生じ難く、ショートチャネル効果を抑えることができ
る。

【００６８】なお、図５〜図７に示したように、フィー
ルドＳｉＯ₂膜43もマスクの一部として３種類のエネル
ギーでボロンイオンの注入ＢＰ１、ＢＰ２、ＢＰ３を行
うことにより、同一素子領域に低抵抗Ｐ型ウエル、Ｐ⁺
型チャネルストッパ（これはＰ型ウエル内の素子領域全
域に形成することが特徴的である。）及びnatural Ｖｔ
の表面領域をそれぞれ形成しているので、図24及び図25
に示すように、これら３種のイオン注入で所望のしきい
値（natural Ｖｔ又は又はlow Ｖｔ）と所望のプロファ
イルＩＰのウエル濃度とを同時に実現できる。なお、こ
のnatural Ｖｔ又はlow Ｖｔは必ず得られるため、それ
よりもＶｔを高くする必要があれば更にボロンのイオン
注入を必要に応じて追加し、例えば標準Ｖｔ（std.Ｖ
ｔ）等を同一マスクの使用下で容易に実現できる。

【００６９】従って、低いしきい値電圧調整のためのパ
ターン化及びイオン注入を省略することができ、低いし
きい値を得るためのマスクの数を少なくできる。

【００７０】また、上記のウエル56及び66において、上
記したイオン注入ＢＰ１、ＢＰ２、ＢＰ３の組み合わせ
によって（特にチャネルストッパ用のＢＰ２によっ
て）、図24に示したように、ウエルの深さ方向において
不純物濃度が高くなるプロファイル部分ＩＰ’が形成さ
れる。即ち、レトログレードなプロファイルとなるか
ら、ウエルと基板との間に生じ得る寄生トランジスタが
オンしてそれらの間に電流が流れることによる、いわゆ
るラッチアップを防止することができる。これに反し、
従来の技術では、ＬＯＣＯＳ直下でのチャネルストッパ
用の不純物の導入が主体である場合、図24中に破線で示
すようにウエル濃度としてはその深さ方向に減少するプ
ロファイルしか形成されず、上記のラッチアップは十分
に防止できない。

【００７１】このことは、周辺回路部の他方のウエル61
においても同様であり、図26に示すように、２回のリン
イオンの注入ＢＮ１とＢＮ２によって、ウエル内のリン
濃度のプロファイルがレトログレードＩＰ’になってい
るので、ここでも寄生トランジスタによるラッチアップ
を防止できる。

【００７２】図27〜図30は、本発明をＤＲＡＭに適用し
た第２の実施例を示すものである。

【００７３】この実施例のＤＲＡＭによれば、その製造
プロセスは、図１〜図18の工程までは上述の第１の実施
例と同様であるのでここでは説明を繰り返さないが、そ
の後の工程においてビットラインのコンタクト部の構成
方法が大きく異なっている。

【００７４】即ち、図27に示すように、メモリセルアレ
イ部ＭＡのＮ⁺型領域103 上を除いてフォトレジストマ
スク130 で覆い、その開口部131 下のプレート電極116
、誘電体膜115 、絶縁層110 を選択的にエッチングし
て除去し、ビットライン用のコンタクトホール117 を形
成する。

【００７５】次いで、図28に示すように、フォトレジス
トマスク130 の除去後にＰ型不純物、例えばボロンのイ
オンビーム132 を50keＶのエネルギー、５×10¹²個／cm
²のドーズ量でコンタクトホール117 を通してＰ⁺型領
域67内にＮ⁺型領域103 に重ねて打ち込む。

【００７６】これによって、Ｎ⁺型領域103 内にＰ型不
純物の注入領域133 を形成し、Ｎ型不純物の濃度を部分
的に相殺し、より低濃度のＮ型領域化を生ぜしめる。こ
のとき、実際には、注入されたボロンは、コンタクトホ
ール117 の領域からトランジスタのチャネル（ゲート電
極77の直下）にまで一部飛散（ストラグル）する。

【００７７】次いで、図29に示すように、コンタクトホ
ール117 内に絶縁層118 が残るようにエッチバックし、
ビットライン119 を形成し、更に絶縁層を設けてメモリ
セルを完成する。

【００７８】上記したことから、ビットライン119 のコ
ンタクト部においては、図28のイオン注入によってＮ⁺
型領域の一部が低濃度（Ｎ型化）し、また注入されたボ
ロンの飛散がチャネル領域まで及ぶために、ＭＯＳトラ
ンジスタＴＲ₂又はＴＲ₂'のしきい値電圧を調整する
（即ち、より高めにする）ことができ、他方、ストレー
ジノード側の領域の濃度は高くしなくてもよい。この結
果、ストレージノード側の電界を高めることなく、その
耐圧を保持しながら、トランスファゲートの高Ｖ_thによ
りデータ保持特性を向上させることができる。

【００７９】しかも、ビットラインのコンタクトホール
117 を介してのイオン注入でボロンを導入できるため、
イオン注入のための（即ち、トランジスタのＶ_th）調整
のための）マスクを追加する必要がなく、この点でも工
程の簡略化にとっては有利である。

【００８０】図31〜図37は、本発明をＤＲＡＭに適用し
た第３の実施例を示すものである。

【００８１】この実施例のＤＲＡＭによれば、その製造
プロセスは、図１〜図17の工程までは上述の第１の実施
例と同様であるのでここでは説明を繰り返さないが、そ
の後の工程においてストレージノードのコンタクト部の
構成方法が大きく異なっている。

【００８２】即ち、図31に示すように、メモリセルアレ
イ部ＭＡにおいて、全面に被着した絶縁層110 上にＣＶ
Ｄでポリシリコン層140 を形成した後、Ｎ⁺型領域104
上を除いてフォトレジストマスク141 で覆い、その開口
部142 下のポリシリコン層140 及び絶縁層110 を選択的
にエッチングして除去し、ストレージノード用のコンタ
クトホール113 を形成する。

【００８３】次いで、図32に示すように、フォトレジス
トマスク141 の除去後にＮ型不純物、例えばリンのイオ
ンビーム143 を 100keＶのエネルギー、１×10¹³個／cm
²のドーズ量でコンタクトホール113 を通してＰ⁺型領
域67内にＮ⁺型領域104 に重ねて打ち込む。

【００８４】これによって、Ｎ⁺型領域104 に重ねてＮ
型不純物の注入領域144 を形成し、低濃度で深いＮ^-型
領域化を生ぜしめる。

【００８５】次いで、図33に示すように、コンタクトホ
ール113 を含めて全面にＣＶＤでリンドープドポリシリ
コン層145 を被着する。そして、熱処理（例えば 850
℃、20分）によって、ポリシリコン層145 中のリンをそ
の直下の基板中へ拡散させ、Ｎ⁺型領域146 を形成す
る。

【００８６】次いで、図34に示すように、ポリシリコン
層145 及び140 を重ねてエッチングし、コンタクトホー
ル113 内にストレージノードの下部電極として残し、し
かる後に全面にシリコンナイトライドからなる誘電体膜
115 とポリシリコンプレート電極116 とをＣＶＤで順次
積層する。これによって、トランスファゲートＴＲ₂、
ＴＲ₂'の拡散領域に接続されたストレージノードとして
のキャパシタＣＡＰ、ＣＡＰ’を形成する。この後の工
程は、既述したと同様に、ビットラインの形成及び絶縁
層の被着（図19及び図20参照）を終えて、ＤＲＡＭを完
成する。

【００８７】上記のプロセスによって得られたＤＲＡＭ
によれば、メモリセルアレイ部ＭＡにおいてメモリセル
ＭＣを形成するストレージノードのコンタクト部が、図
35に拡大図示する断面構造からなり、図36に示す深さ方
向での不純物濃度プロファイルを有したものとなってい
る。

【００８８】即ち、ストレージノードのコンタクトホー
ル113 下において、表面側のＮ⁺型領域104 は図16のイ
オン注入工程で形成されたものであり、この中に図33の
工程で従来のものに対して比較的低濃度（例えば 0.8×
10²⁰〜 1.5×10²⁰個／cm³)でリンドープされたポリシリ
コン層145 からリン拡散してＮ⁺型領域146 が形成さ
れ、また深い位置には図32のリンのイオン注入工程でＮ
^-型領域144 が形成されている。また、Ｎ⁺型領域146
に隣接してゲート電極77側にはＮ型領域87が存在してい
る。

【００８９】即ち、ストレージノードのコンタクト部は
上記のリンドープドポリシリコン層145 からのリン拡散
によるＮ⁺型領域146 で形成されるが、このリン拡散濃
度を比較的少なくした状態で、上記のリンのイオン注入
によって図36に示すようにリンの濃度勾配（これはＮ⁺
型領域146 とＮ^-型領域144 とのリン濃度の総和による
もの）を比較的なだらかにすることができるので、コン
タクト部（特にＰＮ接合部）での電界強度は緩和され、
この結果としてデータ保持特性を向上させることができ
る。

【００９０】これを図35で説明すると、動作時にＰＮ接
合部から空乏層147 が破線で示すように拡がり、そこで
の電界強度Ｅは、Ｅ＝Ｖｒ／ｄ（但し、Ｖｒは蓄積電位、ｄは空乏層の幅）で決まる。
そして、空乏層147 は上記したリン濃度勾配のなだらか
な変化によって延び易く、その幅ｄは大きくなるため、
同じ蓄積電位でも電界強度が減少することになる。

【００９１】また、図35においてストレージノードコン
タクト部分を紙面垂直方向で見た断面を図37に示すが、
この図37によれば、コンタクトホール113 が正規の位置
ではなく、フィールドＳｉＯ₂膜43の破線で示すバーズ
ビーク部分がエッチングされてここに形成されてしまう
ことがある。この場合（但し、既述したＮ⁺型領域104
は図示省略）、バーズビーク部分ではＮ型領域87の底辺
（即ち、ＰＮ接合ライン）上方へ曲がってＮ型領域87自
体が薄くなるため、ポリシリコン層145 からのリンがＮ
型領域87よりも深く拡散されて深いリンドープ層（Ｎ⁺
型領域146)を形成してしまう。

【００９２】このままでは、Ｎ⁺型領域146 とＰ⁺型領
域との接合部におけるリン濃度が急激に変化するため、
蓄積動作時の電界を十分に緩和することができない。し
かしながら、本実施例では、Ｎ⁺型領域146 よりも深
く、コンタクトホール113 を介して予めリンをイオン注
入し、低濃度Ｎ^-型領域144 をＮ⁺型領域146 よりも深
く形成しているので、ＰＮ接合部でのリン濃度は図36に
示したと同様の理由でなだらかにし、そこでの電界強度
を十分に緩和することができる。

【００９３】本実施例ではまた、ストレージノードのコ
ンタクトホール113 を介してのイオン注入で電界緩和用
のリンを導入できるため、イオン注入のためのマスクを
追加する必要がなく、この点でも工程の簡略化にとって
は有利である。

【００９４】なお、この実施例においても、トランスフ
ァゲートのチャネル領域の端部に低濃度のＮ型領域87や
86が形成されているので、既述したと同様に、トランス
ファゲートのしきい値電圧を調整し、ショートチャネル
効果の抑制又は電界の緩和を図ることができる。そうし
たしきい値電圧の調整は、Ｎ型領域87、86の形成だけで
なく、その他の方法で行うことができる。

【００９５】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて種々の変形が
可能である。

【００９６】例えば、上述した各イオン注入のエネルギ
ー、ドーズ量、イオン種等は目的に応じて様々に変更し
てよい。

【００９７】また、図１〜図12に示したウエル拡散工程
は本発明の目的からして必ずしも必要ではなく、通常の
半導体基板又はウエルに対して上述した電界緩和のため
の本発明に基づく各種の処理を施すことができる。図27
〜図30、図31〜図37に示した例では、Ｎ型領域91、92、
96、97、86、87は必ずしも形成する必要はない。また、
上述した各半導体領域の導電型を逆導電型に変換してよ
い。

【００９８】また、上述した各素子の構造や材質等も変
更してよい。本発明は、ＤＲＡＭ等の半導体メモリだけ
でなく、ＣＭＯＳ又はこれを含む論理デバイス等にも広
く応用可能である。

【００９９】

【発明の作用効果】本発明は、上述した如く、第１導電
型チャネルの第１絶縁ゲート電界効果トランジスタと、
前記第１導電型とは逆導電型の第２導電型チャネルの第
２絶縁ゲート電界効果トランジスタとを有し、前記第１
絶縁ゲート電界効果トランジスタのソース領域及び／又
はドレイン領域側のゲート電極端部の近傍での電界強度
を緩和させるための第１導電型の不純物導入領域と、前
記第２絶縁ゲート電界効果トランジスタのショートチャ
ネル効果を抑制するための第１導電型の不純物導入領域
とが共通の工程によって形成されるので、ＬＤＤ構造の
ための領域とショートチャネル効果抑制構造のための領
域とを別個にではなく（従って追加のマスクを必要とせ
ずに）同時に形成することができ、工程の簡略化、コス
トダウンの点で非常に有利となる。

【０１００】また、トランスファゲートによって構成さ
れたメモリセル部を有する半導体装置において、前記ト
ランスファゲートのビットラインを被着するためのコン
タクトホールを通して半導体基板に、前記トランスファ
ゲートのしきい値電圧を調整するための不純物を導入し
ているので、メモリセル部のトランスファゲートのビッ
トライン用のコンタクトホールから導入された不純物に
よってトランスファゲートのしきい値電圧が調整される
ため、ストレージノード部の電界を高めることなく、ト
ランスファゲートのしきい値電圧の調整によってデータ
保持特性を向上させることができる。また、不純物導入
のために追加のマスクを要しない。

【０１０１】更に、トランスファゲートとストレージノ
ードとによって構成されたメモリセル部を有し、前記ス
トレージノードを被着するためのコンタクトホールを通
して半導体基板に前記ストレージノードの電界強度を緩
和するための不純物が導入されているので、メモリセル
部のストレージノード用のコンタクトホールから導入さ
れた不純物によってストレージノード下の不純物濃度を
低く抑え、その濃度勾配をなだらかにできるため、接合
部の電界強度の緩和によってデータ保持特性を向上させ
ることができる。また、不純物導入のために追加のマス
クを要しない。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍの製造工程の一段階を示す要部断面図である。

【図２】同他の一段階を示す要部断面図である。

【図３】同他の一段階を示す要部断面図である。

【図４】同他の一段階を示す要部断面図である。

【図５】同他の一段階を示す要部断面図である。

【図６】同他の一段階を示す要部断面図である。

【図７】同他の一段階を示す要部断面図である。

【図８】同他の一段階を示す要部断面図である。

【図９】同他の一段階を示す要部断面図である。

【図10】同他の一段階を示す要部断面図である。

【図11】同他の一段階を示す要部断面図である。

【図12】同他の一段階を示す要部断面図である。

【図13】同他の一段階を示す要部断面図である。

【図14】同他の一段階を示す要部断面図である。

【図15】同他の一段階を示す要部断面図である。

【図16】同他の一段階を示す要部断面図である。

【図17】同他の一段階を示す要部断面図である。

【図18】同他の一段階を示す要部断面図である。

【図19】同他の一段階を示す要部断面図である。

【図20】同更に他の一段階を示す要部断面図である。

【図21】同製造工程で形成されたＬＤＤ構造のＭＯＳト
ランジスタの要部の拡大断面図である。

【図22】同製造工程で形成され、ショートチャネル効果
抑制手段を有するＭＯＳトランジスタの要部の拡大断面
図である。

【図23】同製造工程においてイオン注入で得られた不純
物濃度プロファイルとしきい値電圧の変化を示す概略図
である。

【図24】同製造工程においてイオン注入で得られたウエ
ル濃度プロファイルを示す概略図である。

【図25】同イオン注入によるＭＯＳトランジスタのしき
い値電圧を示す概略図である。

【図26】同製造工程においてイオン注入で得られた他の
ウエル濃度プロファイルを示す概略図である。

【図27】本発明の第２の実施例によるダイナミックＲＡ
Ｍの製造工程の一段階を示す要部断面図である。

【図28】同他の一段階を示す要部断面図である。

【図29】同更に他の一段階を示す要部断面図である。

【図30】同製造工程で形成されたビットラインコンタク
ト部の要部の拡大断面図である。

【図31】本発明の第３の実施例によるダイナミックＲＡ
Ｍの製造工程の一段階を示す要部断面図である。

【図32】同他の一段階を示す要部断面図である。

【図33】同他の一段階を示す要部断面図である。

【図34】同更に他の一段階を示す要部断面図である。

【図35】同製造工程で形成されたストレージノードコン
タクト部の要部の拡大断面図である。

【図36】同ストレージノードコンタクト部の不純物濃度
プロファイルを示す概略図である。

【図37】同ストレージノードコンタクト部の他の状態を
示す要部の拡大断面図である。

【符号の説明】

１・・・Ｐ^-型シリコン基板 43・・・選択酸化膜（フィールドＳｉＯ₂膜） 44、45、46・・・素子領域 50・・・Ｎ型ディープウエル 56、66・・・Ｐ型領域 57、67・・・Ｐ⁺型チャネルストッパ 61・・・Ｎ型領域 63・・・Ｎ⁺型チャネルストッパ 73、74、77・・・ポリシリコンゲート電極 80、90、95、100 、107 、132 、143 ・・・イオンビー
ム 81、82、83、84、86、87、91、92、133 ・・・Ｎ型イオ
ン注入領域 96、97・・・Ｎ⁺⁺型イオン注入領域 101 、102 、103 、104 ・・・Ｎ型イオン注入領域（ソ
ース又はドレイン領域） 108 、109 ・・・Ｐ⁺型イオン注入領域（ソース又はド
レイン領域） 110 、118 、126 、130 ・・・絶縁層 113 、117 、121 ・・・コンタクトホール 115 ・・・誘電体膜 116 ・・・ポリシリコンプレート電極 119 ・・・ビットライン 140 、145 ・・・ポリシリコン層 144 ・・・Ｎ^-型イオン注入領域 146 ・・・Ｎ⁺型ドープ領域ＰＣ・・・周辺回路部ＭＡ・・・メモリセルアレイ部ＭＣ・・・メモリセルＴＲ₁、ＴＲ₂、ＴＲ₂'、ＴＲ₃・・・ＭＯＳトランジ
スタＣＡＰ、ＣＡＰ’・・・キャパシタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/336 (72)発明者西尾伸也茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社美浦工場内 (72)発明者斎藤文昭茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社美浦工場内 (72)発明者長澤英夫茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社美浦工場内 (72)発明者帰山敏行茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社美浦工場内 (72)発明者趙成洙茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社美浦工場内 (72)発明者朝倉久雄東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者村田純東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者只木芳隆東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者関口敏宏東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者川北恵三東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】第１導電型チャネルの第１絶縁ゲート電
界効果トランジスタと、前記第１導電型とは逆導電型の
第２導電型チャネルの第２絶縁ゲート電界効果トランジ
スタとを有し、前記第１絶縁ゲート電界効果トランジス
タのソース領域及び／又はドレイン領域側のゲート電極
端部の近傍での電界強度を緩和させるための第１導電型
の不純物導入領域と、前記第２絶縁ゲート電界効果トラ
ンジスタのショートチャネル効果を抑制するための第１
導電型の不純物導入領域とが共通の工程によって形成さ
れている半導体装置。
【請求項２】第１絶縁ゲート電界効果トランジスタの
第１導電型の不純物導入領域には第１導電型の不純物が
更に導入されている、請求項１に記載した半導体装置。
【請求項３】第１絶縁ゲート電界効果トランジスタに
おいては、ゲート電極側方のサイドウォールに規制され
た状態で第１導電型の不純物導入領域に部分的に重なる
ように第１導電型の不純物が高濃度に導入され、第２絶
縁ゲート電界効果トランジスタにおいては、ゲート電極
側方のサイドウォールに規制された状態で第１導電型の
不純物導入領域に部分的に重なるように第２導電型の不
純物が高濃度に導入されている、請求項１又は２に記載
した半導体装置。
【請求項４】第１及び第２絶縁ゲート電界効果トラン
ジスタが半導体メモリの周辺回路部を構成し、前記半導
体メモリのメモリセル部を構成する第１導電型チャネル
の絶縁ゲート電界効果トランジスタからなるトランスフ
ァゲートのソース領域及びドレイン領域が、前記第１及
び第２絶縁ゲート電界効果トランジスタの第１導電型の
不純物導入領域と共通の工程によって形成されている、
請求項１〜３のいずれか１項に記載した半導体装置。
【請求項５】トランスファゲートのソース領域及びド
レイン領域を形成する第１導電型の不純物導入領域に
は、ゲート電極側方のサイドウォールに規制された状態
で第１導電型の不純物が部分的に重なるように高濃度に
導入されている、請求項４に記載した半導体装置。
【請求項６】第１導電型チャネルの第１絶縁ゲート電
界効果トランジスタと、前記第１導電型とは逆導電型の
第２導電型チャネルの第２絶縁ゲート電界効果トランジ
スタとを有する半導体装置を製造するに際し、前記第１
絶縁ゲート電界効果トランジスタのソース領域及び／又
はドレイン領域側のゲート電極端部の近傍での電界強度
を緩和させるための第１導電型の不純物の導入と、前記
第２絶縁ゲート電界効果トランジスタのショートチャネ
ル効果を抑制するための第１導電型の不純物の導入とを
共通のイオン注入によって行う、半導体装置の製造方
法。
【請求項７】第１及び第２絶縁ゲート電界効果トラン
ジスタの各ゲート電極をマスクの一部として用いて、第
１導電型の不純物のイオン注入を自己整合的に行う、請
求項６に記載した製造方法。
【請求項８】第１絶縁ゲート電界効果トランジスタの
第１導電型の不純物導入領域に、ゲート電極をマスクの
一部として用いて、第１導電型の不純物を更にイオン注
入する、請求項６又は７に記載した製造方法。
【請求項９】第１絶縁ゲート電界効果トランジスタに
おいては、ゲート電極とこの側方のサイドウォールとを
マスクの一部として用いて、第１導電型の不純物導入領
域に部分的に重なるように第１導電型の不純物を高濃度
にイオン注入し、第２絶縁ゲート電界効果トランジスタ
においては、ゲート電極とこの側方のサイドウォールと
をマスクとして用いて、第１導電型の不純物導入領域に
部分的に重なるように第２導電型の不純物を高濃度にイ
オン注入する、請求項６〜８のいずれか１項に記載した
製造方法。
【請求項10】第１及び第２絶縁ゲート電界効果トラン
ジスタが周辺回路部を構成し、第１導電型チャネルの絶
縁ゲート電界効果トランジスタからなるトランスファゲ
ートがメモリセル部を構成している半導体メモリを製造
するに際し、前記トランスファゲートのソース領域及び
ドレイン領域を前記第１及び第２絶縁ゲート電界効果ト
ランジスタの第１導電型の不純物導入領域と共通のイオ
ン注入によって形成する、請求項６〜９のいずれか１項
に記載した製造方法。
【請求項11】トランスファゲートのソース領域及びド
レイン領域を形成する第１導電型の不純物導入領域に
は、ゲート電極とこの側方のサイドウォールとをマスク
の一部として用いて、第１導電型の不純物を部分的に重
なるように高濃度にイオン注入する、請求項10に記載し
た製造方法。
【請求項12】トランスファゲートによって構成された
メモリセル部を有し、前記トランスファゲートのビット
ラインを被着するためのコンタクトホールを通して半導
体基板に、前記トランスファゲートのしきい値電圧を調
整するための不純物が導入されている半導体装置。
【請求項13】トランスファゲートのゲート電極の側方
のサイドウォールに規制された状態で、第１導電型の不
純物が半導体基板に導入されてソース領域及びドレイン
領域が形成され、前記ゲート電極を含む表面上に被着さ
れた絶縁層に形成されたビットラインのコンタクトホー
ルを通して第１導電型の不純物が導入されている、請求
項12に記載した半導体装置。
【請求項14】トランスファゲートのゲート電極に規制
された状態で、第１導電型の不純物が低濃度に半導体基
板に導入されている、請求項13に記載した半導体装置。
【請求項15】トランスファゲートによって構成された
メモリセル部を有する半導体装置を製造するに際し、前
記トランスファゲートのビットラインを被着するための
コンタクトホールを通して半導体基板に、前記トランス
ファゲートのしきい値電圧を調整するための不純物をイ
オン注入する、半導体装置の製造方法。
【請求項16】トランスファゲートのゲート電極及びそ
の側方のサイドウォールをマスクの一部として用いて、
第１導電型の不純物を半導体基板に導入してソース領域
及びドレイン領域を自己整合的に形成し、しかる後に、
絶縁層を被着し、この絶縁層にビットラインのコンタク
トホールを開け、このコンタクトホールを通して第１導
電型の不純物をイオン注入する、請求項15に記載した製
造方法。
【請求項17】サイドウォールを形成する前に、トラン
スファゲートのゲート電極をマスクの一部として用い
て、第１導電型の不純物を低濃度にかつ自己整合的に半
導体基板に導入する、請求項16に記載した製造方法。
【請求項18】トランスファゲートとストレージノード
とによって構成されたメモリセル部を有し、前記ストレ
ージノードを被着するためのコンタクトホールを通して
半導体基板に、前記ストレージノードの電界強度を緩和
するための不純物が導入されている半導体装置。
【請求項19】トランスファゲートのゲート電極の側方
のサイドウォールに規制された状態で、第１導電型の不
純物が半導体基板に導入されてソース領域及びドレイン
領域が形成され、前記ゲート電極を含む表面上に被着さ
れた絶縁層に形成されたストレージノードのコンタクト
ホールを通して第１導電型の不純物が導入されている、
請求項18に記載した半導体装置。
【請求項20】コンタクトホールを通して半導体基板に
第１導電型の不純物が導入され、この不純物導入領域に
重なるように、前記コンタクトホールに被着されたスト
レージノードの下部電極下の前記半導体基板に第１導電
型の不純物が更にドーピングされている、請求項18又は
19に記載した半導体装置。
【請求項21】トランスファゲートのゲート電極に規制
された状態で、第１導電型の不純物が低濃度に半導体基
板に導入されている、請求項19に記載した半導体装置。
【請求項22】トランスファゲートとストレージノード
とによって構成されたメモリセル部を有する半導体装置
を製造するに際し、前記ストレージノードを被着するた
めのコンタクトホールを通して半導体基板に、前記スト
レージノードの電界強度を緩和するための不純物をイオ
ン注入する、半導体装置の製造方法。
【請求項23】トランスファゲートのゲート電極及びそ
の側方のサイドウォールをマスクの一部として用いて、
第１導電型の不純物を半導体基板に導入してソース領域
及びドレイン領域を自己整合的に形成し、しかる後に、
絶縁層を被着し、この絶縁層にストレージノードのコン
タクトホールを開け、このコンタクトホールを通して第
１導電型の不純物をイオン注入する、請求項22に記載し
た製造方法。
【請求項24】コンタクトホールを通して半導体基板に
第１導電型の不純物をイオン注入した後、前記コンタク
トホールにストレージノードの下部電極材料を被着し、
この下部電極材料から前記半導体基板に第１導電型の不
純物を更にドーピングする、請求項22又は23に記載した
製造方法。
【請求項25】サイドウォールを形成する前に、トラン
スファゲートのゲート電極をマスクの一部として用い
て、第１導電型の不純物を低濃度にかつ自己整合的に半
導体基板に導入する、請求項23に記載した半導体装置。