JPH05346592A - 平面型表示装置用の駆動素子基板およびその製法 - Google Patents
平面型表示装置用の駆動素子基板およびその製法Info
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 平面型表示装置の駆動素子基板で電子の移動
度が大きい素子を搭載し、高速スイッチング動作する駆
動素子基板を提供する。 【構成】 透明基板１上に、駆動素子としてのＭＯＳト
ランジスタが半導体単結晶層２に形成された半導体層部
が貼り合わせて形成される。
度が大きい素子を搭載し、高速スイッチング動作する駆
動素子基板を提供する。 【構成】 透明基板１上に、駆動素子としてのＭＯＳト
ランジスタが半導体単結晶層２に形成された半導体層部
が貼り合わせて形成される。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置や（ＥＬ）
装置など平面型の表示装置を、各画素ごとに表示できる
ように制御する駆動素子内蔵タイプの平面型表示装置用
の駆動素子基板およびその製法に関する。さらに詳しく
は、半導体単結晶基板に形成されたＭＯＳトランジスタ
を駆動素子として使用し、駆動速度の早い平面型表示装
置用の駆動素子基板およびその製法に関する。
装置など平面型の表示装置を、各画素ごとに表示できる
ように制御する駆動素子内蔵タイプの平面型表示装置用
の駆動素子基板およびその製法に関する。さらに詳しく
は、半導体単結晶基板に形成されたＭＯＳトランジスタ
を駆動素子として使用し、駆動速度の早い平面型表示装
置用の駆動素子基板およびその製法に関する。
【０００２】
【従来の技術】従来、液晶やエレクトロルミネッセンス
（ＥＬ）、プラズマディスプレイパネル（ＰＤＰ）など
を用いた平面型表示装置の各画素ごとの駆動回路用素子
には、ガラス基板上にスパッタ法、ＣＶＤ法、エッチン
グなどの薄膜プロセスにより形成されたアモルファスシ
リコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）が用いら
れている。たとえば、図６に示す従来の液晶表示装置用
の駆動回路用素子のばあい、ガラス基板31上にゲート電
極32がアルミニウム、クロムなどにより形成され、ゲー
ト絶縁膜33、アモルファスＳｉによるｉ層34が順次積層
され、さらにｎ+型のアモルファスシリコンによりソー
ス領域35、ドレイン領域36が形成され、その上にソース
電極37、ドレイン電極38、さらにその上にシリコンナイ
トライド（ＳｉＮ）などの保護膜39が形成され、ドレイ
ン電極38には透明導電膜であるＩＴＯ（インジウム・ス
ズ酸化物）膜40がガラス基板31上に形成されて構成され
ている。すなわち、ＭＯＳトランジスタの形成にアモル
ファスシリコンまたはポリシリコンが用いられている。
その理由は、アモルファスまたは多結晶材料はその原子
配列の不規則性により、形成する際に結晶方位などに考
慮を払う必要がないこと、さらに、アモルファスシリコ
ン薄膜は250 ℃程度の比較的低温で堆積できることか
ら、ガラス基板上に直接薄膜を形成できるからである。
すなわち、アモルファスまたは多結晶材料の形成が容易
であるからである。
（ＥＬ）、プラズマディスプレイパネル（ＰＤＰ）など
を用いた平面型表示装置の各画素ごとの駆動回路用素子
には、ガラス基板上にスパッタ法、ＣＶＤ法、エッチン
グなどの薄膜プロセスにより形成されたアモルファスシ
リコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）が用いら
れている。たとえば、図６に示す従来の液晶表示装置用
の駆動回路用素子のばあい、ガラス基板31上にゲート電
極32がアルミニウム、クロムなどにより形成され、ゲー
ト絶縁膜33、アモルファスＳｉによるｉ層34が順次積層
され、さらにｎ+型のアモルファスシリコンによりソー
ス領域35、ドレイン領域36が形成され、その上にソース
電極37、ドレイン電極38、さらにその上にシリコンナイ
トライド（ＳｉＮ）などの保護膜39が形成され、ドレイ
ン電極38には透明導電膜であるＩＴＯ（インジウム・ス
ズ酸化物）膜40がガラス基板31上に形成されて構成され
ている。すなわち、ＭＯＳトランジスタの形成にアモル
ファスシリコンまたはポリシリコンが用いられている。
その理由は、アモルファスまたは多結晶材料はその原子
配列の不規則性により、形成する際に結晶方位などに考
慮を払う必要がないこと、さらに、アモルファスシリコ
ン薄膜は250 ℃程度の比較的低温で堆積できることか
ら、ガラス基板上に直接薄膜を形成できるからである。
すなわち、アモルファスまたは多結晶材料の形成が容易
であるからである。
【０００３】
【発明が解決しようとする課題】しかしながら、アモル
ファスまたは多結晶材料の原子配列の不規則性は、単結
晶シリコンにくらべて、電子の移動度（キャリヤ移動
度）が10〜100 倍低いという欠点を有している。このた
め、高速スイッチング特性が悪く、高速性が要求されな
いディスプレイのスイッチング素子などへの適用に限ら
れている。
ファスまたは多結晶材料の原子配列の不規則性は、単結
晶シリコンにくらべて、電子の移動度（キャリヤ移動
度）が10〜100 倍低いという欠点を有している。このた
め、高速スイッチング特性が悪く、高速性が要求されな
いディスプレイのスイッチング素子などへの適用に限ら
れている。
【０００４】本発明の目的は、透明基板上に電子の移動
速度が速い駆動素子を搭載した平面型表示装置用の駆動
素子基板およびその製法を提供することである。
速度が速い駆動素子を搭載した平面型表示装置用の駆動
素子基板およびその製法を提供することである。
【０００５】
【課題を解決するための手段】本発明による平面表示装
置用の駆動素子基板は、平面型表示装置の各画素ごとに
表示を制御する駆動素子を有する平面型表示装置用の駆
動素子基板であって、半導体単結晶層にＭＯＳトランジ
スタが形成された半導体層部が透明基板上に接着されて
なるものである。
置用の駆動素子基板は、平面型表示装置の各画素ごとに
表示を制御する駆動素子を有する平面型表示装置用の駆
動素子基板であって、半導体単結晶層にＭＯＳトランジ
スタが形成された半導体層部が透明基板上に接着されて
なるものである。
【０００６】また、本発明による駆動素子基板の製法
は、（ａ）半導体単結晶基板に酸化膜分離層が形成され
る工程、（ｂ）前記半導体単結晶基板の酸化膜分離層で
囲まれた領域にＭＯＳトランジスタが形成される工程、
（ｃ）前記半導体単結晶基板を該基板の裏面側から研磨
し薄層化された半導体層部が形成される工程、および
（ｄ）前記薄層化された半導体層部が透明基板に接着さ
れる工程からなることを特徴とするものである。
は、（ａ）半導体単結晶基板に酸化膜分離層が形成され
る工程、（ｂ）前記半導体単結晶基板の酸化膜分離層で
囲まれた領域にＭＯＳトランジスタが形成される工程、
（ｃ）前記半導体単結晶基板を該基板の裏面側から研磨
し薄層化された半導体層部が形成される工程、および
（ｄ）前記薄層化された半導体層部が透明基板に接着さ
れる工程からなることを特徴とするものである。
【０００７】
【作用】本発明によれば、半導体単結晶基板に薄型のＭ
ＯＳトランジスタが形成され、その半導体結晶基板側を
研磨してトランジスタ構造の薄層部が形成され、ガラス
基板など透明基板に貼り合わせて駆動素子基板が形成さ
れているため、トランジスタの動作は半導体単結晶層で
行われる。したがって、電子の移動度も大きく、高速動
作し、高速スイッチング特性で動作する。
ＯＳトランジスタが形成され、その半導体結晶基板側を
研磨してトランジスタ構造の薄層部が形成され、ガラス
基板など透明基板に貼り合わせて駆動素子基板が形成さ
れているため、トランジスタの動作は半導体単結晶層で
行われる。したがって、電子の移動度も大きく、高速動
作し、高速スイッチング特性で動作する。
【０００８】
【実施例】つぎに、図面を参照しながら本発明の平面型
表示装置の駆動素子基板およびその製法について詳細に
説明する。
表示装置の駆動素子基板およびその製法について詳細に
説明する。
【０００９】図１は本発明の平面型表示装置の駆動素子
基板の一実施例の構造を示す部分断面図、図２および図
３は図１の平面型表示装置の駆動素子基板の製造工程を
示す部分断面図である。
基板の一実施例の構造を示す部分断面図、図２および図
３は図１の平面型表示装置の駆動素子基板の製造工程を
示す部分断面図である。
【００１０】図１において１は透明基板として用いられ
るガラス基板であり、ガラス基板１の上にＭＯＳトラン
ジスタを形成した半導体層部が貼り付けられている。当
該半導体層部は、酸化膜分離層３により分離されたシリ
コン単結晶層２に、シリコン単結晶層２と異なる導電型
の不純物領域で形成されたソース領域４およびドレイン
領域７、ソース領域４とドレイン領域７に挟まれ、シリ
コン単結晶層２の上面に形成されたチャネル領域12、該
チャネル領域12の表面にゲート酸化膜５を介して形成さ
れたゲート電極６、層間絶縁膜10を介してソース領域４
に接続されたソース電極８、ドレイン領域７に接続され
たドレイン電極13が形成され、該ドレイン電極と接続さ
れて透明導電膜９がＩＴＯなどで形成されている。さら
に、表面には、保護膜11が形成されている。
るガラス基板であり、ガラス基板１の上にＭＯＳトラン
ジスタを形成した半導体層部が貼り付けられている。当
該半導体層部は、酸化膜分離層３により分離されたシリ
コン単結晶層２に、シリコン単結晶層２と異なる導電型
の不純物領域で形成されたソース領域４およびドレイン
領域７、ソース領域４とドレイン領域７に挟まれ、シリ
コン単結晶層２の上面に形成されたチャネル領域12、該
チャネル領域12の表面にゲート酸化膜５を介して形成さ
れたゲート電極６、層間絶縁膜10を介してソース領域４
に接続されたソース電極８、ドレイン領域７に接続され
たドレイン電極13が形成され、該ドレイン電極と接続さ
れて透明導電膜９がＩＴＯなどで形成されている。さら
に、表面には、保護膜11が形成されている。
【００１１】この半導体層部は通常の半導体プロセスと
同様にトランジスタ部および各電極、保護膜部分が形成
されたものであるが、ソース領域４、ドレイン領域７な
どが0.2 〜0.4 μｍ程度に薄く形成され、酸化膜分離層
３は1.0 〜1.2 μｍ程度に形成されている。そののち、
半導体基板の裏面側から研磨し、酸化膜分離層３が露出
するまで研磨して薄層の半導体層部が形成されたもの
で、この半導体層部がガラス基板１にリンガラスとか鉛
ガラスなどで接着されている。本実施例では、透明基板
としてガラス基板を採用しているが、ガラス基板のほか
セラミック基板などを同様に用いることができる。
同様にトランジスタ部および各電極、保護膜部分が形成
されたものであるが、ソース領域４、ドレイン領域７な
どが0.2 〜0.4 μｍ程度に薄く形成され、酸化膜分離層
３は1.0 〜1.2 μｍ程度に形成されている。そののち、
半導体基板の裏面側から研磨し、酸化膜分離層３が露出
するまで研磨して薄層の半導体層部が形成されたもの
で、この半導体層部がガラス基板１にリンガラスとか鉛
ガラスなどで接着されている。本実施例では、透明基板
としてガラス基板を採用しているが、ガラス基板のほか
セラミック基板などを同様に用いることができる。
【００１２】つぎに、図２および図３により本発明の平
面型表示装置の駆動素子基板の製法について説明する。
面型表示装置の駆動素子基板の製法について説明する。
【００１３】まず図１のａ工程〜ｂ工程に示すように、
ｐ型シリコン半導体基板の表面に平面型表示装置の画素
に相当する部分を区画するため、周知のＬＯＣＯＳ法に
よりシリコン酸化膜の酸化膜分離層３が形成される。な
お、ｐ型シリコンウエハの厚さｔは、500 〜600 μｍで
あることが好ましい。また、前記ＬＯＣＯＳ法による酸
化膜分離層３の厚さは基板表面上に約0.6 μｍ、（図１
ｂ工程のｔ1 ）、基板内に約0.4 μｍ（図１ｂ工程のｔ
2 ）の厚さに形成されている。
ｐ型シリコン半導体基板の表面に平面型表示装置の画素
に相当する部分を区画するため、周知のＬＯＣＯＳ法に
よりシリコン酸化膜の酸化膜分離層３が形成される。な
お、ｐ型シリコンウエハの厚さｔは、500 〜600 μｍで
あることが好ましい。また、前記ＬＯＣＯＳ法による酸
化膜分離層３の厚さは基板表面上に約0.6 μｍ、（図１
ｂ工程のｔ1 ）、基板内に約0.4 μｍ（図１ｂ工程のｔ
2 ）の厚さに形成されている。
【００１４】つぎに、図２のｃ工程に示すように、ゲー
ト絶縁膜５、ゲート電極６が形成され、その両側にリン
などの不純物を導入してｎ+ 領域であるソース領域４、
ドレイン領域７が形成される。このトランジスタ部分の
形成も、従来のＭＯＳトランジスタ製造のプロセスによ
り形成される。
ト絶縁膜５、ゲート電極６が形成され、その両側にリン
などの不純物を導入してｎ+ 領域であるソース領域４、
ドレイン領域７が形成される。このトランジスタ部分の
形成も、従来のＭＯＳトランジスタ製造のプロセスによ
り形成される。
【００１５】つぎに、図３のｄ工程に示すようにＣＶＤ
法などで層間絶縁膜10としてシリコン酸化膜などが形成
される。そののち、層間絶縁膜10にソース領域４とドレ
イン領域７の電極取り出しのためのコンタクト孔が形成
され、アルミニウムなどの金属膜を被着しソース電極
８、ドレイン電極13が形成される。さらにＩＴＯなどの
透明導電膜９が前記ドレイン電極に接続されて酸化膜分
離層３の表面に蒸着などにより形成され、電極膜として
外部に引き出される。さらに表面全体にＣＶＤ法などに
よりシリコン酸化膜などが保護膜として形成される。
法などで層間絶縁膜10としてシリコン酸化膜などが形成
される。そののち、層間絶縁膜10にソース領域４とドレ
イン領域７の電極取り出しのためのコンタクト孔が形成
され、アルミニウムなどの金属膜を被着しソース電極
８、ドレイン電極13が形成される。さらにＩＴＯなどの
透明導電膜９が前記ドレイン電極に接続されて酸化膜分
離層３の表面に蒸着などにより形成され、電極膜として
外部に引き出される。さらに表面全体にＣＶＤ法などに
よりシリコン酸化膜などが保護膜として形成される。
【００１６】つぎに、半導体基板の裏面側からケミカル
エッチングなどにより半導体基板が除去され薄層化され
た半導体層部が形成される。この研磨はＬＯＣＯＳ酸化
膜である酸化膜分離層が露出するまで行われる。シリコ
ン酸化膜はシリコンよりエッチングレートが小さいた
め、シリコン酸化膜が露出することにより研磨作業の終
了を直ちに判定できる。その結果この半導体層部の厚さ
は約１μｍ程度の厚さに形成される（図３のｅ工程）。
エッチングなどにより半導体基板が除去され薄層化され
た半導体層部が形成される。この研磨はＬＯＣＯＳ酸化
膜である酸化膜分離層が露出するまで行われる。シリコ
ン酸化膜はシリコンよりエッチングレートが小さいた
め、シリコン酸化膜が露出することにより研磨作業の終
了を直ちに判定できる。その結果この半導体層部の厚さ
は約１μｍ程度の厚さに形成される（図３のｅ工程）。
【００１７】つぎに、図３のｆ工程に示すように、ガラ
ス基板の表面に薄層化した半導体層部が貼り合わされ
る。具体例としてはリン（Ｐ）または鉛（Ｐｂ）をガラ
ス基板の表面に0.8 〜1.2 μｍ蒸着し、前記ｅ工程にお
いて薄層化した半導体層部の研磨面と当該ガラス基板と
を重ね合せて、温度約400 ℃で30〜40分間の加熱処理す
ることにより、リンや鉛は溶けてガラス化し、たとえば
リンガラスとなってガラス基板および半導体基板ともよ
くなじみ、両者が接着される。
ス基板の表面に薄層化した半導体層部が貼り合わされ
る。具体例としてはリン（Ｐ）または鉛（Ｐｂ）をガラ
ス基板の表面に0.8 〜1.2 μｍ蒸着し、前記ｅ工程にお
いて薄層化した半導体層部の研磨面と当該ガラス基板と
を重ね合せて、温度約400 ℃で30〜40分間の加熱処理す
ることにより、リンや鉛は溶けてガラス化し、たとえば
リンガラスとなってガラス基板および半導体基板ともよ
くなじみ、両者が接着される。
【００１８】このようにして形成された駆動素子基板の
透明導電膜９上の保護膜上に液晶層を介して他方の電極
を配置することにより、各画素ごとに高速の駆動トラン
ジスタを有する液晶表示装置がえられる。
透明導電膜９上の保護膜上に液晶層を介して他方の電極
を配置することにより、各画素ごとに高速の駆動トラン
ジスタを有する液晶表示装置がえられる。
【００１９】また、図４に本発明の駆動基板を利用して
エレクトロルミネッセンス（ＥＬ）装置としたときの構
成の断面説明図を示す。この例では前述のＩＴＯ膜９上
には保護膜11を形成しないで、ＺｎＳ系を主とし、Ｍ
ｎ、Ｃｕ、ＡｌなどがドーピングされたＥＬ材15が形成
され、その上に他方の電極とするＩＴＯ膜16が形成さ
れ、さらにその上に保護膜17がＳｉＯ2 などで形成され
て画素ごとに高速の駆動トランジスタを有するＥＬ装置
が構成される。
エレクトロルミネッセンス（ＥＬ）装置としたときの構
成の断面説明図を示す。この例では前述のＩＴＯ膜９上
には保護膜11を形成しないで、ＺｎＳ系を主とし、Ｍ
ｎ、Ｃｕ、ＡｌなどがドーピングされたＥＬ材15が形成
され、その上に他方の電極とするＩＴＯ膜16が形成さ
れ、さらにその上に保護膜17がＳｉＯ2 などで形成され
て画素ごとに高速の駆動トランジスタを有するＥＬ装置
が構成される。
【００２０】さらに図５に本発明の駆動基板を利用して
プラズマディスプレイパネル（ＰＤＰ）装置としたとき
の構成の断面説明図を示す。この例でも前述のＩＴＯ膜
９上には保護膜11を形成しないで、透明導電膜９を露出
させておき、他方の電極とするＩＴＯ膜18が被着された
対向ガラス19を対向させて配置し、そのあいだにＨｅ、
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス20が封入されて画
素ごとに高速の駆動トランジスタを有するＰＤＰ装置が
構成される。
プラズマディスプレイパネル（ＰＤＰ）装置としたとき
の構成の断面説明図を示す。この例でも前述のＩＴＯ膜
９上には保護膜11を形成しないで、透明導電膜９を露出
させておき、他方の電極とするＩＴＯ膜18が被着された
対向ガラス19を対向させて配置し、そのあいだにＨｅ、
Ｎｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス20が封入されて画
素ごとに高速の駆動トランジスタを有するＰＤＰ装置が
構成される。
【００２１】
【発明の効果】本発明の平面型表示装置の駆動素子基板
によれば、半導体単結晶層で駆動素子としてのＭＯＳト
ランジスタが形成されているため、電子の移動度が大き
く、高速スイッチング特性を有する回路が構成できる。
によれば、半導体単結晶層で駆動素子としてのＭＯＳト
ランジスタが形成されているため、電子の移動度が大き
く、高速スイッチング特性を有する回路が構成できる。
【００２２】また、本発明の方法によれば、ガラス基板
など透明基板上に容易に半導体単結晶で形成された半導
体素子を構成することができる。
など透明基板上に容易に半導体単結晶で形成された半導
体素子を構成することができる。
【００２３】さらに、本発明による駆動素子基板は、液
晶表示装置やＥＬ装置、ＰＤＰ装置など平面型表示装置
の駆動素子基板として広く利用され、波及効果は大き
い。
晶表示装置やＥＬ装置、ＰＤＰ装置など平面型表示装置
の駆動素子基板として広く利用され、波及効果は大き
い。
【図１】本発明の平面型表示装置の駆動素子基板の一実
施例の構造を示す部分断面図である。
施例の構造を示す部分断面図である。
【図２】図１の平面型表示装置の駆動素子基板の製造工
程を示す部分断面図である。
程を示す部分断面図である。
【図３】図１の平面型表示装置の駆動素子基板の製造工
程を示す部分断面図である。
程を示す部分断面図である。
【図４】本発明の駆動素子基板を利用してＥＬ装置とし
たときの構成の断面説明図である。
たときの構成の断面説明図である。
【図５】本発明の駆動素子基板を利用してＰＤＰ装置と
したときの構成の断面説明図である。
したときの構成の断面説明図である。
【図６】従来の平面型表示装置の駆動素子基板の構造を
示す部分断面図である。
示す部分断面図である。
【符号の説明】 １ ガラス基板 ２ シリコン単結晶層 ３ 酸化膜分離層 ４ ソース領域 ５ ゲート酸化膜 ６ ゲート電極 ７ ドレイン領域
Claims (2)
- 【請求項１】 平面型表示装置の各画素ごとに表示を制
御する駆動素子を有する平面型表示装置の駆動素子基板
であって、半導体単結晶層にＭＯＳトランジスタが形成
された半導体層部が透明基板上に接着されて形成されて
なる平面型表示装置用の駆動素子基板。 - 【請求項２】 （ａ）半導体単結晶基板に酸化膜分離層
が形成される工程、（ｂ）前記半導体単結晶基板の酸化
膜分離層で囲まれた領域にＭＯＳトランジスタが形成さ
れる工程、（ｃ）前記半導体単結晶基板を該基板の裏面
側から研磨し薄層化された半導体層部が形成される工
程、および（ｄ）前記薄層化された半導体層部が透明基
板に接着される工程からなることを特徴とする平面型表
示装置用の駆動素子基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15677092A JPH05346592A (ja) | 1992-06-16 | 1992-06-16 | 平面型表示装置用の駆動素子基板およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15677092A JPH05346592A (ja) | 1992-06-16 | 1992-06-16 | 平面型表示装置用の駆動素子基板およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346592A true JPH05346592A (ja) | 1993-12-27 |
Family
ID=15634938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15677092A Pending JPH05346592A (ja) | 1992-06-16 | 1992-06-16 | 平面型表示装置用の駆動素子基板およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7622362B2 (en) | 2006-11-09 | 2009-11-24 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
-
1992
- 1992-06-16 JP JP15677092A patent/JPH05346592A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7622362B2 (en) | 2006-11-09 | 2009-11-24 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
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