JP3512496B2 - Ｓｏｉ型半導体集積回路の作製方法 - Google Patents
Ｓｏｉ型半導体集積回路の作製方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体集積回路の作
製方法に関する。
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型半導体集積回路の作
製方法に関する。
【０００２】
【従来の技術】シリコン半導体デバイスの高速動作が要
求されるようになると、従来のようにシリコン基板上に
形成した回路では、基板と回路との間の寄生容量が問題
となった。そのため、基板を絶縁物とすることにより、
このような寄生容量が生じないようにしたデバイス、す
なわち、Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
（ＳＯＩ）型の集積回路が提唱された。
求されるようになると、従来のようにシリコン基板上に
形成した回路では、基板と回路との間の寄生容量が問題
となった。そのため、基板を絶縁物とすることにより、
このような寄生容量が生じないようにしたデバイス、す
なわち、Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
（ＳＯＩ）型の集積回路が提唱された。
【０００３】ＳＯＩ型回路は大きく２種類に分けられ
る。第１はサファイヤ、スピネル、石英等の耐熱性の高
い絶縁性基板上に非単結晶シリコン薄膜を形成し、これ
を熱アニール等により結晶化させて得られるシリコン膜
を用いて回路を構成する方法である。この方法では、基
板としてサファイヤやスピネル等のシリコン結晶と結晶
構造・格子定数の似ているものを用いるとシリコン膜が
ヘテロエピタキシャル成長して、単結晶膜となる。しか
し、サファイヤやスピネルの基板は高価で大面積のもの
が得られないという課題があり、量産化は難しかった。
一方、より安価な石英の場合には多結晶膜しか得られな
かった。さらに安価なガラス材料では、プロセス温度に
耐えられないという問題を有していた。
る。第１はサファイヤ、スピネル、石英等の耐熱性の高
い絶縁性基板上に非単結晶シリコン薄膜を形成し、これ
を熱アニール等により結晶化させて得られるシリコン膜
を用いて回路を構成する方法である。この方法では、基
板としてサファイヤやスピネル等のシリコン結晶と結晶
構造・格子定数の似ているものを用いるとシリコン膜が
ヘテロエピタキシャル成長して、単結晶膜となる。しか
し、サファイヤやスピネルの基板は高価で大面積のもの
が得られないという課題があり、量産化は難しかった。
一方、より安価な石英の場合には多結晶膜しか得られな
かった。さらに安価なガラス材料では、プロセス温度に
耐えられないという問題を有していた。
【０００４】第２の方法は単結晶シリコン基板上に半導
体集積回路を形成したのち、デバイス面を絶縁性基板に
接着し、単結晶シリコン基板の裏面を機械的研磨、ドラ
イエッチング法等の手段でエッチングする方法である。
この方法ではデバイス作製プロセスが完了したのち、回
路を絶縁性基板に移すので、絶縁性基板の結晶性や耐熱
性はほとんど問題なく、しかも、実質的に単結晶のシリ
コンデバイスを構成できる。（Ｊ．Ｐ．Ｓａｌｅｍｏ
他：ＳＩＤ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏ
ｓｉｕｍ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，Ｍａｙ １９９２，ｐｐ６３−６６）
体集積回路を形成したのち、デバイス面を絶縁性基板に
接着し、単結晶シリコン基板の裏面を機械的研磨、ドラ
イエッチング法等の手段でエッチングする方法である。
この方法ではデバイス作製プロセスが完了したのち、回
路を絶縁性基板に移すので、絶縁性基板の結晶性や耐熱
性はほとんど問題なく、しかも、実質的に単結晶のシリ
コンデバイスを構成できる。（Ｊ．Ｐ．Ｓａｌｅｍｏ
他：ＳＩＤ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏ
ｓｉｕｍ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，Ｍａｙ １９９２，ｐｐ６３−６６）
【０００５】Ｊ．Ｐ．Ｓａｌｅｍｏ他は、単結晶シリコ
ン基板上に一部に開孔部（これをシード開孔部という）
を設けた酸化珪素層と多結晶シリコン膜を成膜した基板
を作製し、これをゾーンメルト法によって多結晶シリコ
ン膜を溶融させ、該開孔部より、単結晶シリコン基板を
シードとして多結晶シリコン膜を単結晶化させ、これを
デバイスに用いることを報告している。この場合、素子
の形成されている層と単結晶シリコン基板の間に酸化珪
素層が存在し、デバイス上面を絶縁性基板に接着したの
ちの、単結晶シリコン基板のエッチングの際にデバイス
を破壊する危険が低下した。
ン基板上に一部に開孔部（これをシード開孔部という）
を設けた酸化珪素層と多結晶シリコン膜を成膜した基板
を作製し、これをゾーンメルト法によって多結晶シリコ
ン膜を溶融させ、該開孔部より、単結晶シリコン基板を
シードとして多結晶シリコン膜を単結晶化させ、これを
デバイスに用いることを報告している。この場合、素子
の形成されている層と単結晶シリコン基板の間に酸化珪
素層が存在し、デバイス上面を絶縁性基板に接着したの
ちの、単結晶シリコン基板のエッチングの際にデバイス
を破壊する危険が低下した。
【０００６】
【発明が解決しようとする課題】とはいえ、このような
方法の最大の問題点は単結晶シリコン基板のエッチング
にあり、上記の方法で量産するのに十分な歩留りが達成
されたわけではない。通常、単結晶シリコン基板のエッ
チングは２段階に分けておこなわれた。最初に機械的な
研磨方法でエッチングされ、その次に、プラズマを用い
たドライエッチング法により、残りの単結晶シリコン基
板がエッチングされた。研磨の段階では単結晶シリコン
基板の厚さは１０μｍ以下とすることが望ましいが、そ
の理由は後述する。
方法の最大の問題点は単結晶シリコン基板のエッチング
にあり、上記の方法で量産するのに十分な歩留りが達成
されたわけではない。通常、単結晶シリコン基板のエッ
チングは２段階に分けておこなわれた。最初に機械的な
研磨方法でエッチングされ、その次に、プラズマを用い
たドライエッチング法により、残りの単結晶シリコン基
板がエッチングされた。研磨の段階では単結晶シリコン
基板の厚さは１０μｍ以下とすることが望ましいが、そ
の理由は後述する。
【０００７】ドライエッチング法における最大の問題点
は酸化珪素とシリコンのエッチングの選択比がせいぜい
１：１０程度の低い値であるということである。仮に単
結晶シリコン基板が１０μｍだとすると、ドライエッチ
ングでシリコン基板をエッチングしている際に、エッチ
ングの不均一性が重なって、３μｍ程度の凹凸が生じる
ものであり、このため、完全に単結晶シリコン基板をエ
ッチングするには場所によっては酸化珪素を０．５μｍ
もオーバーエッチングすることとなる。そして、このよ
うなオーバーエッチングは確率的なものであるので、場
所によっては１μｍ以上もエッチングされ、そのため、
回路全体が不良となることもあった。
は酸化珪素とシリコンのエッチングの選択比がせいぜい
１：１０程度の低い値であるということである。仮に単
結晶シリコン基板が１０μｍだとすると、ドライエッチ
ングでシリコン基板をエッチングしている際に、エッチ
ングの不均一性が重なって、３μｍ程度の凹凸が生じる
ものであり、このため、完全に単結晶シリコン基板をエ
ッチングするには場所によっては酸化珪素を０．５μｍ
もオーバーエッチングすることとなる。そして、このよ
うなオーバーエッチングは確率的なものであるので、場
所によっては１μｍ以上もエッチングされ、そのため、
回路全体が不良となることもあった。
【０００８】この問題を避けるにはドライエッチングプ
ロセスの前に単結晶シリコン基板を１０μｍ以下にまで
薄くておくか、酸化珪素層を２μｍ以上に厚くするか、
いずれかの方法を採用する必要があるのである。しか
し、前者の方法を採用すると、研磨工程において、デバ
イスに機械的なダメージが付与される可能性が強まる。
一方、後者の方法では、酸化珪素層が単結晶シリコン基
板から剥離しやすくなることが最大の問題で、また、後
述するように液晶ディスプレー等のデバイスにおいて
は、対向電極との間隔が拡がるため素子を動作させる上
で障害となる。
ロセスの前に単結晶シリコン基板を１０μｍ以下にまで
薄くておくか、酸化珪素層を２μｍ以上に厚くするか、
いずれかの方法を採用する必要があるのである。しか
し、前者の方法を採用すると、研磨工程において、デバ
イスに機械的なダメージが付与される可能性が強まる。
一方、後者の方法では、酸化珪素層が単結晶シリコン基
板から剥離しやすくなることが最大の問題で、また、後
述するように液晶ディスプレー等のデバイスにおいて
は、対向電極との間隔が拡がるため素子を動作させる上
で障害となる。
【０００９】また、単結晶シリコン基板をエッチングし
てゆくにしたがって、基板の絶縁性が高まり、帯電によ
る静電破壊等も生じた。本発明はこのような諸問題に鑑
みてなされたものであり、実質的にプラズマを用いず
に、単結晶シリコン基板を選択的にエッチングすること
により、ＳＯＩ型集積回路の製造歩留りを向上させるこ
とを課題とする。
てゆくにしたがって、基板の絶縁性が高まり、帯電によ
る静電破壊等も生じた。本発明はこのような諸問題に鑑
みてなされたものであり、実質的にプラズマを用いず
に、単結晶シリコン基板を選択的にエッチングすること
により、ＳＯＩ型集積回路の製造歩留りを向上させるこ
とを課題とする。
【００１０】
【課題を解決するための手段】本発明では、単結晶シリ
コン基板フッ化ハロゲン、すなわち、化学式ＸＦn （Ｘ
はフッ素以外のハロゲン、ｎは整数）で示される物質
（例えば、ＣｌＦ、ＣｌＦ3 、ＢｒＦ、ＢｒＦ3 、Ｉ
Ｆ、ＩＦ3 等）を含む雰囲気でエッチングをおこなうこ
とによって、上記の問題を解決する。
コン基板フッ化ハロゲン、すなわち、化学式ＸＦn （Ｘ
はフッ素以外のハロゲン、ｎは整数）で示される物質
（例えば、ＣｌＦ、ＣｌＦ3 、ＢｒＦ、ＢｒＦ3 、Ｉ
Ｆ、ＩＦ3 等）を含む雰囲気でエッチングをおこなうこ
とによって、上記の問題を解決する。
【００１１】すなわち、本発明は、
（１）単結晶シリコン基板上に酸化珪素を主成分とする
層を形成する工程 （２）前記酸化珪素上に非単結晶シリコン被膜を形成す
る工程 （３）前記非単結晶シリコン被膜を、単結晶シリコン基
板をシードとして結晶化させる工程 （４）前記工程により結晶化したシリコン膜を用いて半
導体集積回路を形成する工程 （５）前記半導体集積回路の上面に絶縁基板を接着する
工程 （６）前記基板をフッ化ハロゲンを有する非プラズマ雰
囲気に放置することにより、前記単結晶シリコン基板を
エッチングする工程を有する。
層を形成する工程 （２）前記酸化珪素上に非単結晶シリコン被膜を形成す
る工程 （３）前記非単結晶シリコン被膜を、単結晶シリコン基
板をシードとして結晶化させる工程 （４）前記工程により結晶化したシリコン膜を用いて半
導体集積回路を形成する工程 （５）前記半導体集積回路の上面に絶縁基板を接着する
工程 （６）前記基板をフッ化ハロゲンを有する非プラズマ雰
囲気に放置することにより、前記単結晶シリコン基板を
エッチングする工程を有する。
【００１２】
【作用】フッ化ハロゲンはシリコンは非プラズマ状態で
もエッチングするが、酸化珪素は全くエッチングしない
という特徴を有する。このため、単結晶シリコン基板上
の酸化珪素層がエッチングされて、素子がダメージを受
ける可能性はほとんどない。本発明においては、基板を
特に研磨することなく、フッ化ハロゲンによるエッチン
グのみでもＳＯＩ型半導体集積回路を得ることができ
る。しかし、研磨によって、単結晶シリコン基板をある
程度薄くする場合でも、上記の（４）と工程（５）の間
に、単結晶シリコン基板を１０〜１００μｍの厚さに研
磨すれば十分である。このため、研磨の際に素子を破壊
することがなくなる。
もエッチングするが、酸化珪素は全くエッチングしない
という特徴を有する。このため、単結晶シリコン基板上
の酸化珪素層がエッチングされて、素子がダメージを受
ける可能性はほとんどない。本発明においては、基板を
特に研磨することなく、フッ化ハロゲンによるエッチン
グのみでもＳＯＩ型半導体集積回路を得ることができ
る。しかし、研磨によって、単結晶シリコン基板をある
程度薄くする場合でも、上記の（４）と工程（５）の間
に、単結晶シリコン基板を１０〜１００μｍの厚さに研
磨すれば十分である。このため、研磨の際に素子を破壊
することがなくなる。
【００１３】また、シード開孔部には酸化珪素層は設け
られていないのであるが、工程（３）と工程（４）の間
に、工程（３）によって結晶化したシリコン膜のうち、
シード開孔部を酸化しておけば、エッチングが酸化珪素
層より上に進行することがないので、歩留り向上に寄与
する。本発明では、絶縁性基板としてはコーニング７０
５９に代表される無アルカリ−硼珪酸ガラス、コーニン
グ１７３７に代表される無アルカリ−アルミナ珪酸ガラ
ス等のガラス材料や、各種プラスチック材料を用いても
よい。テフロン（登録商標）系の材料はフッ化ハロゲン
によってエッチングされることはないが、その他の材料
ではエッチングされる危険もあるため、表面を酸化珪素
やテフロン（登録商標）でコーティングすると良い。
られていないのであるが、工程（３）と工程（４）の間
に、工程（３）によって結晶化したシリコン膜のうち、
シード開孔部を酸化しておけば、エッチングが酸化珪素
層より上に進行することがないので、歩留り向上に寄与
する。本発明では、絶縁性基板としてはコーニング７０
５９に代表される無アルカリ−硼珪酸ガラス、コーニン
グ１７３７に代表される無アルカリ−アルミナ珪酸ガラ
ス等のガラス材料や、各種プラスチック材料を用いても
よい。テフロン（登録商標）系の材料はフッ化ハロゲン
によってエッチングされることはないが、その他の材料
ではエッチングされる危険もあるため、表面を酸化珪素
やテフロン（登録商標）でコーティングすると良い。
【００１４】フッ化ハロゲンによるエッチングは光（紫
外光もしくはレーザー光）が照射されている面でより進
行するという特徴を有する。そこで、単結晶シリコン基
板側に光を照射すれば、光の照射されていない絶縁性基
板のエッチング速度よりも単結晶シリコン基板のエッチ
ング速度を速くすることができ、結果とて、絶縁性基板
へのダメージを低減することもできる。同様な効果はイ
オンや電子線を照射しても得られる。
外光もしくはレーザー光）が照射されている面でより進
行するという特徴を有する。そこで、単結晶シリコン基
板側に光を照射すれば、光の照射されていない絶縁性基
板のエッチング速度よりも単結晶シリコン基板のエッチ
ング速度を速くすることができ、結果とて、絶縁性基板
へのダメージを低減することもできる。同様な効果はイ
オンや電子線を照射しても得られる。
【００１５】
【実施例】図１〜３に本実施例を示す。本実施例は、Ｓ
ＯＩ型半導体集積回路を用いて作製した液晶ディスプレ
ー用アクティブマトリクスに関する。図１は単結晶シリ
コン基板上のウェハープロセスを、図２はＳＯＩ形成プ
ロセスを、また、図３は完成した液晶ディスプレーのそ
れぞれ断面図を示す。（図１（Ａ）） 単結晶シリコン基板（厚さ０．３ｍｍ）１１上に厚さ２
０００〜５０００Åの酸化珪素膜１２を熱ＣＶＤ法によ
って成膜し、これにシード開孔部１３を形成した。さら
に、厚さ３００〜１０００Åの多結晶シリコン膜１４を
熱ＣＶＤ法によって成膜した。
ＯＩ型半導体集積回路を用いて作製した液晶ディスプレ
ー用アクティブマトリクスに関する。図１は単結晶シリ
コン基板上のウェハープロセスを、図２はＳＯＩ形成プ
ロセスを、また、図３は完成した液晶ディスプレーのそ
れぞれ断面図を示す。（図１（Ａ）） 単結晶シリコン基板（厚さ０．３ｍｍ）１１上に厚さ２
０００〜５０００Åの酸化珪素膜１２を熱ＣＶＤ法によ
って成膜し、これにシード開孔部１３を形成した。さら
に、厚さ３００〜１０００Åの多結晶シリコン膜１４を
熱ＣＶＤ法によって成膜した。
【００１６】そして、ストリップヒーター１５によって
多結晶シリコン膜１４を加熱・溶融させた。この際、線
状のストリップヒーター１５をシード開孔部１３から移
動させることにより、溶融シリコン領域１６が移動し、
その結果、単結晶シリコン基板１１をシードとして実質
的に単結晶（積層欠陥は存在するが、１０μｍ以上のレ
ンジで見れば、単結晶であるという意味）のシリコン膜
１７を形成した。（図１（Ｂ））
多結晶シリコン膜１４を加熱・溶融させた。この際、線
状のストリップヒーター１５をシード開孔部１３から移
動させることにより、溶融シリコン領域１６が移動し、
その結果、単結晶シリコン基板１１をシードとして実質
的に単結晶（積層欠陥は存在するが、１０μｍ以上のレ
ンジで見れば、単結晶であるという意味）のシリコン膜
１７を形成した。（図１（Ｂ））
【００１７】そして、公知のＬＯＣＯＳ法によってシリ
コン膜１７を選択熱酸化して、素子分離のための絶縁物
１８、１９を形成した。この際には、シード開孔部１３
をも完全に酸化するようにしたため、単結晶シリコン膜
１７と単結晶シリコン基板１１とは酸化珪素１９によっ
て断絶された。その後、熱酸化によってゲイト絶縁膜２
１を形成した。以上の工程により、他と分離されたシリ
コン領域２０が形成された。（図１（Ｃ））
コン膜１７を選択熱酸化して、素子分離のための絶縁物
１８、１９を形成した。この際には、シード開孔部１３
をも完全に酸化するようにしたため、単結晶シリコン膜
１７と単結晶シリコン基板１１とは酸化珪素１９によっ
て断絶された。その後、熱酸化によってゲイト絶縁膜２
１を形成した。以上の工程により、他と分離されたシリ
コン領域２０が形成された。（図１（Ｃ））
【００１８】その後、公知の半導体集積回路製造技術を
用いて、半導体集積回路、ここではアクティブマトリク
ス回路を形成した。すなわち、多結晶シリコンのゲイト
電極・配線２２、２３、２４を形成し、これをマスクと
してイオン注入をおこない、熱アニールによる再結晶化
を経て、ソース２５、ドレイン２６を形成した。そし
て、層間絶縁物２７を堆積し、これにコンタクトホール
を形成して、ソース電極・配線２８および保持容量電極
・配線２９をソース２５、ゲイト配線２４に形成した。
最後に窒化珪素のパッシベーション膜３１を成膜した。
ここで、ドレイン２６と保持容量電極・配線２９の間の
領域３０には層間絶縁物とゲイト絶縁膜を誘電体とする
静電容量が構成されている。（図１（Ｄ））
用いて、半導体集積回路、ここではアクティブマトリク
ス回路を形成した。すなわち、多結晶シリコンのゲイト
電極・配線２２、２３、２４を形成し、これをマスクと
してイオン注入をおこない、熱アニールによる再結晶化
を経て、ソース２５、ドレイン２６を形成した。そし
て、層間絶縁物２７を堆積し、これにコンタクトホール
を形成して、ソース電極・配線２８および保持容量電極
・配線２９をソース２５、ゲイト配線２４に形成した。
最後に窒化珪素のパッシベーション膜３１を成膜した。
ここで、ドレイン２６と保持容量電極・配線２９の間の
領域３０には層間絶縁物とゲイト絶縁膜を誘電体とする
静電容量が構成されている。（図１（Ｄ））
【００１９】以上によって、ウェハープロセスを終了し
た。もちろん、図１に示されたような簡単な構造だけで
はなく、他の構造を形成してもよい。例えば、アクティ
ブマトリクス回路だけでなく、それを駆動するための周
辺ドライバー回路や、より高度な情報処理回路を形成す
ると、ディスプレーの付加価値をより高めることができ
る。次にデバイス上面にガラス基板（コーニング７０５
９）３２を接着した。接着剤兼封止材３３としてはエポ
キシ系樹脂を用いた。（図２（Ａ））
た。もちろん、図１に示されたような簡単な構造だけで
はなく、他の構造を形成してもよい。例えば、アクティ
ブマトリクス回路だけでなく、それを駆動するための周
辺ドライバー回路や、より高度な情報処理回路を形成す
ると、ディスプレーの付加価値をより高めることができ
る。次にデバイス上面にガラス基板（コーニング７０５
９）３２を接着した。接着剤兼封止材３３としてはエポ
キシ系樹脂を用いた。（図２（Ａ））
【００２０】そして、ＣｌＦ3 によるエッチングをおこ
なった。エッチングは以下のようにおこなった。まず、
基板１１を立てて、石英管に設置した。そして、石英管
を１〜１０ｔｏｒｒに排気し、窒素とＣｌＦ3 の混合気
体を流した。窒素、ＣｌＦ3とも流量は５００ｓｃｃｍ
とし、エッチングを開始した。エッチングの途中（０．
２ｍｍ程度のエッチングが進行した段階）の状態では単
結晶シリコン基板１１がエッチングされ、その表面３４
はドライエッチングの場合と同様に最大で２０μｍもの
凹凸が生じていた。（図２（Ｂ））
なった。エッチングは以下のようにおこなった。まず、
基板１１を立てて、石英管に設置した。そして、石英管
を１〜１０ｔｏｒｒに排気し、窒素とＣｌＦ3 の混合気
体を流した。窒素、ＣｌＦ3とも流量は５００ｓｃｃｍ
とし、エッチングを開始した。エッチングの途中（０．
２ｍｍ程度のエッチングが進行した段階）の状態では単
結晶シリコン基板１１がエッチングされ、その表面３４
はドライエッチングの場合と同様に最大で２０μｍもの
凹凸が生じていた。（図２（Ｂ））
【００２１】この状態で５０時間放置することにより、
全ての単結晶シリコン基板をエッチングした。エッチン
グは全て酸化珪素層１２の表面で停止したので、非常に
フラットな表面３５が得られた。本エッチング工程は５
０時間もかかるが、同時に多量の基板を処理できるの
で、量産性の低下は引き起こされない。このようにし
て、アクティブマトリクス側基板を作製した。トランジ
スタを保護するためには、さらに、酸化珪素層１２の表
面に窒化珪素等によってパッシベーション膜を形成して
もよい。（図２（Ｃ））
全ての単結晶シリコン基板をエッチングした。エッチン
グは全て酸化珪素層１２の表面で停止したので、非常に
フラットな表面３５が得られた。本エッチング工程は５
０時間もかかるが、同時に多量の基板を処理できるの
で、量産性の低下は引き起こされない。このようにし
て、アクティブマトリクス側基板を作製した。トランジ
スタを保護するためには、さらに、酸化珪素層１２の表
面に窒化珪素等によってパッシベーション膜を形成して
もよい。（図２（Ｃ））
【００２２】その後、表面に厚さ１０００ÅのＩＴＯ
（インディウム錫酸化物）膜３７を形成したガラス基板
（コーニング７０５９）３６（対向基板）を作製し、対
向基板およびアクティブマトリクス側基板表面にラビン
グ処理して、これらを対向させ、間に液晶３８を注入し
た液晶ディスプレーを完成させた。
（インディウム錫酸化物）膜３７を形成したガラス基板
（コーニング７０５９）３６（対向基板）を作製し、対
向基板およびアクティブマトリクス側基板表面にラビン
グ処理して、これらを対向させ、間に液晶３８を注入し
た液晶ディスプレーを完成させた。
【００２３】本実施例では、アクティブマトリクス側基
板の画素電極として、トランジスタのドレイン２６をそ
のまま用いた。これは、単結晶の極めて薄いシリコン膜
が光学的に透明であるという性質を利用したものであ
る。（図３） 本実施例では、アクティブマトリクス側の画素電極（＝
ドレイン２６）と液晶表面までの距離は酸化珪素層１２
の厚さ２０００〜５０００Å（あるいはこれにパッシベ
ーション用窒化珪素膜を加えたもの）であるので、液晶
の駆動には何ら問題とならなかった。
板の画素電極として、トランジスタのドレイン２６をそ
のまま用いた。これは、単結晶の極めて薄いシリコン膜
が光学的に透明であるという性質を利用したものであ
る。（図３） 本実施例では、アクティブマトリクス側の画素電極（＝
ドレイン２６）と液晶表面までの距離は酸化珪素層１２
の厚さ２０００〜５０００Å（あるいはこれにパッシベ
ーション用窒化珪素膜を加えたもの）であるので、液晶
の駆動には何ら問題とならなかった。
【００２４】
【発明の効果】本発明によって、ＳＯＩ型半導体集積回
路を歩留り良く作製することができた。特に本発明では
単結晶シリコン基板をエッチングする際にプラズマを用
いないので、回路の製造歩留りを向上させるだけでな
く、信頼性をも向上させることができた。上記実施例で
は、半導体集積回路としてアクティブマトリクス回路の
例を示したが、メモリー回路やＣＰＵ等をも同様に作製
することができる。このように本発明は工業上、有益な
発明である。
路を歩留り良く作製することができた。特に本発明では
単結晶シリコン基板をエッチングする際にプラズマを用
いないので、回路の製造歩留りを向上させるだけでな
く、信頼性をも向上させることができた。上記実施例で
は、半導体集積回路としてアクティブマトリクス回路の
例を示したが、メモリー回路やＣＰＵ等をも同様に作製
することができる。このように本発明は工業上、有益な
発明である。
【図１】 実施例の半導体集積回路のウェハープロセス
（断面図）を示す。
（断面図）を示す。
【図２】 実施例のＳＯＩ型集積回路のプロセス（断面
図）を示す。
図）を示す。
【図３】 実施例によって得られた液晶ディスプレー
（断面図）を示す。
（断面図）を示す。
１１ 単結晶シリコン基板
１２ 酸化珪素層
１３ シード開孔部
１４ 多結晶シリコン膜
１５ ストリップヒーター
１６ シリコン溶融部
１７ 単結晶シリコン膜
１８、１９ 素子分離用酸化珪素
２０ 単結晶シリコン領域
２１ ゲイト絶縁膜（酸化珪素）
２２〜２４ ゲイト配線・電極
２５、２６ ソース／ドレイン
２７ 層間絶縁物
２８ ソース電極・配線
２９ 保持容量電極・配線
３０ 保持容量
３１ パッシベーション膜（窒化珪素）
３２、３６ 絶縁性基板（コーニング７０５９）
３３ 接着材（封止材）
３４、３５ エッチング表面
３７ ＩＴＯ電極
３８ 液晶
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２７Ｄ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/20
H01L 21/306
H01L 21/336
H01L 27/12
H01L 29/786
Claims (8)
- 【請求項１】単結晶シリコン基板上に開口部を有する酸
化珪素を主成分とする膜を形成し、前 記酸化珪素を主成分とする膜上に、前記開口部におい
て前記単結晶シリコン基板に接するように非単結晶シリ
コン膜を形成し、 前記開口部において接触している単結晶シリコン基板を
シードとして、前記非単結晶シリコン膜を結晶化させ、
単結晶シリコン膜を形成し、 前記単結晶シリコン膜を用いて集積回路を形成し、 前記集積回路の上面に絶縁性基板を接着し、 プラズマ化しないフッ化ハロゲンガスを含む雰囲気に放
置することにより、前記単結晶シリコン基板をエッチン
グすること、 を有することを特徴とするＳＯＩ型半導体集積回路の作
製方法。 - 【請求項２】単結晶シリコン基板上に開口部を有する酸
化珪素を主成分とする膜を形成し、 前記酸化珪素を主成分とする膜上に、前記開口部におい
て前記単結晶シリコン基板に接するように非単結晶シリ
コン膜を形成し、 前記開口部において接触している単結晶シリコン基板を
シードにして、前記非単結晶シリコン膜を結晶化させて
単結晶シリコン膜を形成し、 前記単結晶シリコン膜を用いて集積回路を形成し、 前記集積回路の上面に絶縁基板を接着し、 プラズマ化しないフッ化ハロゲンガスを含む雰囲気に放
置することにより、前記単結晶シリコン基板をエッチン
グすること、を有し、 前記単結晶シリコン膜を用いて集積回路を形成すること
は、前記単結晶シリコン膜を酸化し酸化膜を形成して、
当該酸化膜により、前記単結晶シリコン基板と前記単結
晶シリコン膜とを分離することを含んでいることを特徴
とするＳＯＩ型半導体集積回路の作製方法。 - 【請求項３】請求項１又は２において、 前記フッ化ハロゲンガスは、ＣｌＦ、ＣｌＦ3、Ｂｒ
Ｆ、ＢｒＦ3、ＩＦ、ＩＦ3のいずれかのガスであること
を特徴とするＳＯＩ型半導体集積回路の作製方法。 - 【請求項４】請求項１乃至３のいずれか１項において、 前記単結晶シリコン基板を研磨することにより１０〜１
００μｍの厚さに薄くしてから、プラズマ化しないフッ
化ハロゲンガスを含む雰囲気に放置することにより、前
記単結晶シリコン基板をエッチングすることを特徴とす
るＳＯＩ型半導体集積回路の作製方法。 - 【請求項５】請求項１乃至４のいずれか１項において、 前記プラズマ化しないフッ化ハロゲンガスを含む雰囲気
に放置することにより、前記単結晶シリコン基板をエッ
チングする際に、前記単結晶シリコン基板側に光を照射
することを特徴とするＳＯＩ型半導体集積回路の作製方
法。 - 【請求項６】請求項１乃至５のいずれか１項において、 前記絶縁性基板は酸化珪素でコーティングされた基板で
あることを特徴とするＳＯＩ型半導体集積回路の作製方
法。 - 【請求項７】請求項１乃至６のいずれか１項において、 前記絶縁性基板はプラスチック材料でなる基板であるこ
とを特徴とするＳＯＩ型半導体集積回路の作製方法。 - 【請求項８】請求項１乃至７のいずれか１項において、 前記集積回路はアクティブマトリクス回路、メモリー回
路またはＣＰＵであることを特徴とするＳＯＩ型半導体
集積回路の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31563594A JP3512496B2 (ja) | 1994-11-25 | 1994-11-25 | Ｓｏｉ型半導体集積回路の作製方法 |
| US08/561,184 US5786242A (en) | 1994-11-25 | 1995-11-21 | Method of manufacturing SOI semiconductor integrated circuit |
| KR1019950044537A KR100297867B1 (ko) | 1994-11-25 | 1995-11-25 | 절연체상실리콘형반도체집적회로제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31563594A JP3512496B2 (ja) | 1994-11-25 | 1994-11-25 | Ｓｏｉ型半導体集積回路の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153677A JPH08153677A (ja) | 1996-06-11 |
| JP3512496B2 true JP3512496B2 (ja) | 2004-03-29 |
Family
ID=18067740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31563594A Expired - Fee Related JP3512496B2 (ja) | 1994-11-25 | 1994-11-25 | Ｓｏｉ型半導体集積回路の作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5786242A (ja) |
| JP (1) | JP3512496B2 (ja) |
| KR (1) | KR100297867B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2900229B2 (ja) * | 1994-12-27 | 1999-06-02 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法および電気光学装置 |
| JP3364081B2 (ja) | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5757456A (en) * | 1995-03-10 | 1998-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating involving peeling circuits from one substrate and mounting on other |
| US5834327A (en) | 1995-03-18 | 1998-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
| US6979632B1 (en) * | 1995-07-13 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Fabrication method for thin-film semiconductor |
| KR100228719B1 (ko) * | 1996-05-27 | 1999-11-01 | 윤덕용 | 전기 화학적 식각방법을 이용하는 soi형 반도체 소자 및 이를 이용한 능동구동 액정표시장치의 제조방법 |
| JP3871764B2 (ja) * | 1997-03-26 | 2007-01-24 | 株式会社半導体エネルギー研究所 | 反射型の表示装置 |
| US5976959A (en) * | 1997-05-01 | 1999-11-02 | Industrial Technology Research Institute | Method for forming large area or selective area SOI |
| DE19752404C1 (de) * | 1997-11-26 | 1999-08-19 | Siemens Ag | Verfahren zum Herstellen eines Kontaktflächen aufweisenden Trägerelements, das ein Trägersubstrat mit einem Halbleiterchip mit sehr geringer Dicke bildet |
| US6709985B1 (en) * | 1999-08-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Arrangement and method for providing an imaging path using a silicon-crystal damaging laser |
| KR100327341B1 (ko) * | 1999-10-27 | 2002-03-06 | 윤종용 | 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치 |
| JP2002366051A (ja) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | 集積回路チップ及びこれを用いた表示装置 |
| US7102367B2 (en) * | 2002-07-23 | 2006-09-05 | Fujitsu Limited | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| US6753239B1 (en) * | 2003-04-04 | 2004-06-22 | Xilinx, Inc. | Bond and back side etchback transistor fabrication process |
| JP4801337B2 (ja) * | 2004-09-21 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7456104B2 (en) * | 2005-05-31 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7253083B2 (en) * | 2005-06-17 | 2007-08-07 | Northrop Grumman Corporation | Method of thinning a semiconductor structure |
| JP4890491B2 (ja) * | 2008-03-31 | 2012-03-07 | 株式会社半導体エネルギー研究所 | 電子装置の作製方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4310380A (en) * | 1980-04-07 | 1982-01-12 | Bell Telephone Laboratories, Incorporated | Plasma etching of silicon |
| US4498953A (en) * | 1983-07-27 | 1985-02-12 | At&T Bell Laboratories | Etching techniques |
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| US5089441A (en) * | 1990-04-16 | 1992-02-18 | Texas Instruments Incorporated | Low-temperature in-situ dry cleaning process for semiconductor wafers |
| JPH0817166B2 (ja) * | 1991-04-27 | 1996-02-21 | 信越半導体株式会社 | 超薄膜ｓｏｉ基板の製造方法及び製造装置 |
| US5326406A (en) * | 1991-07-31 | 1994-07-05 | Kawasaki Steel Corporation | Method of cleaning semiconductor substrate and apparatus for carrying out the same |
| JPH05243218A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
| US5350480A (en) * | 1993-07-23 | 1994-09-27 | Aspect International, Inc. | Surface cleaning and conditioning using hot neutral gas beam array |
| US5403434A (en) * | 1994-01-06 | 1995-04-04 | Texas Instruments Incorporated | Low-temperature in-situ dry cleaning process for semiconductor wafer |
| US5534107A (en) * | 1994-06-14 | 1996-07-09 | Fsi International | UV-enhanced dry stripping of silicon nitride films |
| JPH0845935A (ja) * | 1994-07-26 | 1996-02-16 | Sony Corp | 多層配線の形成方法 |
| JP3454951B2 (ja) * | 1994-12-12 | 2003-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1994
- 1994-11-25 JP JP31563594A patent/JP3512496B2/ja not_active Expired - Fee Related
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1995
- 1995-11-21 US US08/561,184 patent/US5786242A/en not_active Expired - Lifetime
- 1995-11-25 KR KR1019950044537A patent/KR100297867B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100297867B1 (ko) | 2001-10-24 |
| JPH08153677A (ja) | 1996-06-11 |
| US5786242A (en) | 1998-07-28 |
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