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JPH05341011A - テスト生成方法 - Google Patents

テスト生成方法

Info

Publication number
JPH05341011A
JPH05341011A JP4149171A JP14917192A JPH05341011A JP H05341011 A JPH05341011 A JP H05341011A JP 4149171 A JP4149171 A JP 4149171A JP 14917192 A JP14917192 A JP 14917192A JP H05341011 A JPH05341011 A JP H05341011A
Authority
JP
Japan
Prior art keywords
pattern
test
failure
fault
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4149171A
Other languages
English (en)
Inventor
Tomoko Yamaguchi
智子 山口
Tomoo Inoue
智生 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP4149171A priority Critical patent/JPH05341011A/ja
Publication of JPH05341011A publication Critical patent/JPH05341011A/ja
Pending legal-status Critical Current

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  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 半導体集積回路のテストにおいて、生成され
るテストデータ量を小さくし、テスト実行時間を短縮す
る。 【構成】 テスト生成の手続きを表す流れ図において、
ステップ101で作成された故障表の中から故障を1個
取り出し目標故障とする(103)。その目標故障がそ
れまでに生成されたテストパターンによってまだ検出さ
れていないならば(104)、ステップ105でその目
標故障を検出するテストパターンを生成する。生成され
たテストパターンが複数ならば(106)、それらのテ
ストパターンの中から数個選び(109)、故障シミュ
レーションをそれぞれについて行い(107)、それぞ
れのパターンで検出される故障とその数を記録し(11
0)、ステップ111で最も多くの故障を検出するパタ
ーンをテストパターンとして選ぶ。ステップ108で故
障表に更新する。この手続きをすべての故障に対して繰
り返す。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路のテスト
生成方法に関する。
【0002】
【従来の技術】一般にテスト生成方法は、回路図に定義
された1つの故障を検出するパターンを生成する「テス
トパターン生成」と、あるパターンによって検出される
故障を求める「故障シミュレーション」とを組み合わせ
て行われる。
【0003】従来の一般的なテスト生成方法を図2を用
いて説明する。まず始めにステップ201でテスト生成
を行う回路の故障表を作成する。ステップ202で全て
の故障について検出したかを判断し、そうでなければ、
ステップ203でその故障表の中から1個の故障を取り
出す。その時点までに生成されたテストパターンが、そ
の故障の検出をしていない場合(ステップ204)、ス
テップ205でその故障を検出するパターンを生成す
る。ステップ207でそのパターンによって検出できる
故障を故障シミュレーションによって求め、ステップ2
08でその結果を故障表に記録する。この手続きをすべ
ての故障に対して繰り返し行う。一般に、1個の故障を
検出するためのパターンは、1通りではなく複数通り存
在することが多く、また、生成されたテストパターンが
1個の故障だけでなく、複数個の故障を検出できること
が多い。したがって、ステップ205でテストパターン
生成されたパターン数は複数存在する可能性がある(ス
テップ206)。この場合、ステップ209で複数のテ
ストパターンの中からランダムに1つのパターンを選ん
でその故障に対するテストパターンとするのが一般的な
方法である。
【0004】またこの方法とは別に、テストパターン生
成手法の中に故障シミュレーション手法の一部を取り込
むことで、テストパターン生成と故障シミュレーション
を同時に進める方法もある(文献:高松、樹下「組合せ
回路における同時検査入力生成アルゴリズム」、設計自
動化研究会論文誌36-3(1988))。
【0005】
【発明が解決しようとする課題】半導体集積回路の大規
模化が進みそれに対するテストに要する費用は膨大なも
のになった。テストに要する費用は、1)テストデータ
を生成するのに要する費用、2)テストを実行するのに
要する費用、の2つがあげられる。従来の技術として挙
げた一般的なテスト生成方法は、2つのテスト生成の費
用のうち後者(テスト実行時間)については考慮されて
いないために、高い故障検出率を得るテストパターンを
生成すると、その生成されたテストパターン数(テスト
パターン長)は長くなる可能性が高い。
【0006】本発明は、後者を解決する手段の1つとし
て、生成されるテストデータを小さくすることで、テス
ト時間を短縮することができるテスト生成方法を提供す
ることを目的とする。
【0007】
【課題を解決するための手段】本発明はテストパターン
生成と故障シミュレーションを組み合わせて行うテスト
生成方法において、1つの故障を目標故障とし、その目
標故障を検出するパターンが、テストパターン生成によ
って複数とおり得られた場合、それらのパターンのうち
から数本選び、それぞれについて故障シミュレーション
を行い、それらの結果のうち、その時点で最も多くの故
障を検出できるパターンを目標故障のテストパターンと
する。
【0008】
【作用】目標故障に対するテストパターンが複数本ある
場合、できるだけ検出される故障数が多くなるように、
言い換えれば、できるだけ故障検出率が高くなるように
パターンを選んでいくことで、生成されるテストパター
ンの総数を小さくすることができる。
【0009】
【実施例】本発明のテスト生成方法を図1を用いて説明
する。
【0010】まず始めにステップ101でテスト生成を
行う回路の故障表を作成する。ステップ102で全ての
故障について検出したかを判断し、そうでなければ、ス
テップ103でその故障表の中から1個の故障を取り出
し目標故障とする。その時点までに生成されたテストパ
ターンが、その目標故障の検出をしていない場合(ステ
ップ104)、その目標故障を検出するパターンを生成
する(ステップ105)。そのパターンによって検出で
きる故障を、故障シミュレーション(ステップ107)
によって求め、その結果を故障表に記録する(ステップ
108)。この手続きをすべての故障に対して繰り返し
行う。
【0011】ステップ106によって生成されたパター
ンが複数あれば、複数のテストパターンの中から数通り
選び(ステップ109)、ステップ107で故障シミュ
レーションをそれぞれについて行なう。ステップ110
で各々のパターンで検出される故障を記録し、その中か
ら最も多くの故障を検出するパターンを選び(ステップ
111)、その目標故障に対するテストパターンとす
る。
【0012】次に本発明のテスト生成方法を、図1の流
れ図に沿って図3に示す回路を用いて説明する。まずス
テップ101で図3の回路の故障表を作成する。故障表
を(表1)に示す。
【0013】
【表1】
【0014】次にステップ102で全ての故障について
検出したかを判断し、そうでなければ、ステップ103
で故障a1/0を取り出し、テストパターンを生成する目標
とする。その目標故障a1/0はまだ検出されていないので
(ステップ104)、ステップ105で目標故障a1/0を
検出するパターンを生成する。このとき生成されるパタ
ーンは、(x1,x2,y1,y2)=(1,0,0,0), (1,0,0,1)の2本
なので(106)、この2本のパターン(ステップ10
9)についてそれぞれ故障シミュレーションを行ない
(ステップ107)、ステップ110で各々のパターン
で検出される故障を記録する。どちらのパターンについ
ても{a1/0,c/0,c1/0,e/1,x1/0,y1/1,z/0}の計7個の故
障が検出できることがわかる。そこでこの2本のパター
ンのうち、パターン(1,0,0,0)を故障a1/0に対するテス
トパターンとする(ステップ111)。ステップ108
でこの結果を故障表に記録する。故障表は(表2)に示
す。
【0015】
【表2】
【0016】次にステップ103で故障a1/1を目標故障
として処理を行なう。その目標故障a1/1はまだ検出され
ていないので(ステップ104)、ステップ105で目
標故障a1/1を検出するパターンを生成する。このとき生
成されるパターンは、(x1,x2,y1,y2)=(0,0,0,0), (0,
0,0,1)の2本なので(ステップ106)、この2本のパ
ターン(ステップ109)についてそれぞれ故障シミュ
レーションを行ない(ステップ107)、ステップ11
0で各々のパターンで検出される故障を記録する。パタ
ーン(0,0,0,0)では{a1/1,e/0,f/0,g/0,x1/1,z/1}の計6
個の故障が検出できるのに対し、パターン(0,0,0,1)で
は{a1/1,b1/1,e/0,f/0,g/0,x1/1,x2/1,z/1}の計8個の
故障が検出できることがわかる。この場合、ステップ1
11でパターン(0,0,0,1)を目標故障a1/1に対するテス
トパターンとする。ステップ108でこの結果を故障表
に記録する。このような処理をすべての故障について繰
り返し行ない、図3の回路に対するテストパターンを生
成する。この処理の過程を(表3)に示す。本発明の方
法によって生成される図3のテストパターンは{(1,0,0,
0),(0,0,0,1),(1,1,1,0),(0,1,0,0),(0,1,0,1),(1,0,1,
0),(1,1,1,1)}の7本となる。
【0017】
【表3】
【0018】以下、比較のため従来のテスト生成方法
を、図2の流れ図に沿って図3に示す回路を用いて説明
する。まずステップ201で図3の回路の故障表を作成
する。故障表は(表1)と同様である。
【0019】次にステップ202で全ての故障について
検出したかを判断し、そうでなければ、ステップ103
で故障表の中からa1の0の縮退故障(以下、a1/0と示
す)を取り出し、テストパターンを生成する目標とす
る。その目標故障a1/0はまだ検出されていないので(ス
テップ204)、ステップ205で目標故障a1/0を検出
するパターンを生成する。このとき生成されるパターン
は、(x1,x2,y1,y2)=(1,0,0,0), (1,0,0,1)の2本なの
で(ステップ206)、この2本のパターンのうち、パ
ターン(1,0,0,0)を目標故障a1/0に対するテストパター
ンとする。この選択はステップ209でランダム(無作
為)に決定される。
【0020】次にステップ207でパターン(1,0,0,0)
によって検出できる故障を故障シミュレーションによっ
て求める。このとき故障シミュレーションの対象となる
故障は、故障表中でまだ検出されていない故障である。
その結果このパターン(1,0,0,0)によって{a1/0,c/0,c1/
0,e/1,x1/0,y1/1,z/0}の計7個の故障が検出できること
がわかる。ステップ206でこの結果を故障表に記録す
る。故障表は(表2)と同様である。
【0021】次に、ステップ203で目標故障a1/1につ
いて処理を行なう。その目標故障a1/1はまだ検出されて
いないので、目標故障a1/1を検出するパターンを生成
し、そのパターンを用いて故障シミュレーションを行な
う(ステップ205〜209)。このとき生成されるパ
ターンは、(x1,x2,y1,y2)=(0,0,0,0), (0,0,0,1)の2
本なので(ステップ206)、この2本のパターンのう
ち、パターン(0,0,0,0)を目標故障a1/1に対するテスト
パターンとする。この選択はステップ209でランダム
(無作為)に決定される。
【0022】ステップ207ではパターン(0、0、0、0)に
よって検出できる故障を故障シミュレーションによって
求める。このとき故障シミュレーションの対象となる故
障は、故障表中でまだ検出されていない故障である。そ
の結果このパターン(0,0,0,0)によって{a1/1,e/0,f/0,g
/0,x1/1,z/1}の計6個の故障が検出できることがわか
る。ステップ208でこの結果を故障表に記録する。
【0023】このような処理をすべての故障について繰
り返し行ない、図3の回路に対するテストパターンを生
成する。この処理の過程を(表4)に示す。この方法に
よって生成される図3のテストパターンは{(1,0,0,0),
(0,0,0,0),(1,1,1,0),(0,1,0,0),(0,1,0,1),(0,0,0,1),
(1,0,1,0),(0,1,1,1),(1,1,1,1)}の9本となる。
【0024】
【表4】
【0025】以上のように、図3の回路に対するテスト
生成において、従来の方法ではテストパターンが9本必
要であったのに比べ、本発明のテスト生成方法では、7
本のパターンですべての故障について検出できた。
【0026】
【発明の効果】1個の故障について生成されたテストパ
ターンに自由度がある場合、考えられる組み合わせを選
んで故障シミュレーションをそれぞれについて行い、最
も多くの故障を検出するパターンを選択することで、で
きるだけ多くの故障を少ないパターン数で検出できる。
これによって、与えられた回路に対するテストパターン
数は少なくなり、実際にテストを行う際、回路に印加す
るテストデータが少量になるため実行時間が短縮でき
る。
【図面の簡単な説明】
【図1】本発明のテスト生成の手続きを示した流れ図
【図2】従来のテスト生成の手続きを示した流れ図
【図3】テスト生成方法の対象となる回路図
【符号の説明】
101 故障表の作成 103 故障目標の決定 107 故障シミュレーション 111 テストパターンの選択

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】テストパターン生成と故障シミュレーショ
    ンを組み合わせて処理を行うテスト生成方法において、
    定義された故障の中から1つを選んで目標故障とし、前
    記目標故障を検出するテストパターンをテストパターン
    生成手法によって生成し、生成されたパターンのうち数
    本を選び、それぞれのパターンについて故障シミュレー
    ションを行い、前記選択されたパターンが検出できる故
    障を求め、最も検出故障数の多いものを前記目標故障に
    対するパターンとすることを特徴とするテスト生成方
    法。
JP4149171A 1992-06-09 1992-06-09 テスト生成方法 Pending JPH05341011A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4149171A JPH05341011A (ja) 1992-06-09 1992-06-09 テスト生成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4149171A JPH05341011A (ja) 1992-06-09 1992-06-09 テスト生成方法

Publications (1)

Publication Number Publication Date
JPH05341011A true JPH05341011A (ja) 1993-12-24

Family

ID=15469354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4149171A Pending JPH05341011A (ja) 1992-06-09 1992-06-09 テスト生成方法

Country Status (1)

Country Link
JP (1) JPH05341011A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0775957A1 (en) 1995-11-17 1997-05-28 Nec Corporation Test pattern generating method and test pattern generating system
US6836867B2 (en) 2000-09-13 2004-12-28 Nec Electronics Corporation Method of generating a pattern for testing a logic circuit and apparatus for doing the same

Cited By (3)

* Cited by examiner, † Cited by third party
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EP0775957A1 (en) 1995-11-17 1997-05-28 Nec Corporation Test pattern generating method and test pattern generating system
US5996101A (en) * 1995-11-17 1999-11-30 Nec Corporation Test pattern generating method and test pattern generating system
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