JPH05334898A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 エラーチェックビットを有する半導体記憶装
置において、通常の冗長回路方式では救済不能なＩ／Ｏ
ブロックを分離してエラーチェックビットなしの半導体
記憶装置として動作させることにより半導体記憶装置の
製造歩留まりを向上させることを目的とする。 【構成】 Ｉ／Ｏブロック３０ａ〜３０ｉとＩ／Ｏパッ
ド６ａ〜６ｉとの間に入出力切換回路７を設ける。入出
力切換回路７は、直列に接続されたヒューズ素子１０ａ
〜１０ｉとこのヒューズ素子の一方端の電位に応答して
Ｉ／Ｏブロック３０ａ〜３０ｉとＩ／Ｏパッド６ａ〜６
ｉの接続経路を決定するスイッチ要素８ａおよび８ｂを
含む。スイッチ要素８ａおよび８ｂは、ヒューズ素子が
すべて導通状態のときＩ／Ｏブロック３０ａ〜３０ｉを
Ｉ／Ｏパッド６ａ〜６ｉに１対１態様で接続する。ヒュ
ーズ素子が１つ切断された場合、スイッチ要素８ａおよ
び８ｂは、その対応の不良Ｉ／ＯブロックをＩ／Ｏパッ
ドから分離しかつ、不良Ｉ／Ｏブロックに対応するパッ
ド方向へ各Ｉ／Ｏブロックの接続経路を切換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、エラーチェックビット記憶領域を有する半導
体記憶装置に関する。より特定的には、半導体記憶装置
の不良ビットを救済するための構成に関する。

【０００２】

【従来の技術】複数ビット単位でデータの入出力を行な
うことのできる半導体記憶装置には、エラーチェックビ
ットをも合わせて入出力することのできるものがある。
エラーチェックビットは、データを構成するデータビッ
トに誤りが存在するか否かを検出するために利用され
る。エラーをチェックする方法の１つにパリティチェッ
ク方法がある。

【０００３】パリティチェック方法は、データを構成す
るデータビットの“１”の個数が偶数であるか奇数であ
るかに従って１ビットのパリティビットの値を“１”ま
たは“０”に決定してデータビットに付加する。データ
ビットとパリティビットからなるデータ配列において、
常に“１”の個数が偶数または奇数となるように決定さ
れる。データ転送時このデータビットとパリティビット
を受け、このデータ配列に含まれる“１”の個数を検出
しこれによりデータ転送途中におけるデータビットにお
ける１ビットのエラーを検出する。

【０００４】図１６は従来の半導体記憶装置のメモリア
レイの構成を示す図である。図１６においては、Ｉ／Ｏ
０〜Ｉ／Ｏ８の９ビットの情報を入出力することのでき
るダイナミック・ランダム・アクセス・メモリの構成が
一例として示される。すなわちこのダイナミック・ラン
ダム・アクセス・メモリは通常の×８構成に対して１ビ
ットのパリティ用ビットがさらに加えられた×９構成を
備える。

【０００５】図１６において、半導体記憶装置１００
は、９ビットの情報Ｉ／Ｏ０〜Ｉ／Ｏ８を並列に受ける
ためのパッド６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６
ｇ、６ｈおよび６ｉと、パッド６ａ〜６ｉそれぞれに対
応して設けられるメモリセルアレイブロック３ａ、３
ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈおよび３ｉを
含む。以下の説明においては、Ｉ／Ｏ０〜Ｉ／Ｏ７の８
ビットをデータビットとし、Ｉ／Ｏ８の１ビットはパリ
ティビットと想定する。

【０００６】メモリセルアレイブロック３ａ〜３ｉの各
々には、不良ビットを救済するためのスペア用ロウ４ａ
〜４ｉとスペア用コラム５ａ〜５ｉが設けられる。

【０００７】メモリセルアレイブロック３ａ〜３ｉそれ
ぞれに対して、与えられたアドレス信号をデコードして
対応のメモリセルアレイブロックから１本の行（ワード
線）を選択するためのロウデコーダ１ａ〜１ｉが設けら
れる。またメモリセルアレイブロック３ａ〜３ｄに対し
て、与えられた列アドレス信号に従って各メモリセルア
レイブロックから１列を選択するためのコラムデータ２
ａが設けられる。メモリセルアレイブロック３ｅ〜３ｉ
に対しては、与えられた列アドレス信号をデコードして
メモリセルアレイブロック３ｅ〜３ｉの各々から１列を
選択するためのコラムデコーダ２ｂが設けられる。

【０００８】ロウデコーダ１ａ〜１ｉはそれぞれスペア
ロウデコーダを含み、コラムデコーダ２ａおよび２ｂは
それぞれスペアコラムデコーダを含む。スペアロウ（コ
ラム）デコーダは、与えられたアドレスが不良ロウ（ま
たはコラム）を示しているとき、その不良ロウ（または
コラム）の選択を禁止するとともにスペア用ロウ（また
はコラム）において１行（または１列）の選択を行な
う。スペア用ロウ４（スペア用ロウ４ａ〜４ｉを総称的
に示す）を選択するためのロウデコーダをスペアロウデ
コーダと称し、スペア用コラム５（スペア用コラム５ａ
〜５ｉを総称的に示す）を選択するためのデコーダをス
ペアコラムデータと称し、メモリセルアレイブロック３
（ブロック３ａ〜３ｉを総称的に示す）において行およ
び列の選択を行なうデコーダをノーマルロウデコーダお
よびノーマルコラムデコーダと称す。

【０００９】メモリセルアレイブロック３ａ〜３ｄはそ
れぞれデータバス４０ａを介してパッド６ａ〜６ｄに接
続される。メモリセルアレイブロック３ｅ〜３ｉはデー
タバス４０ｂを介してパッド６ｅ〜６ｉに接続される。
ここで、入出力信号をバッファ処理するための入出力回
路は示していないが、この入出力回路はメモリセルアレ
イブロック３ａ〜３ｉ各々に対応して設けられている。
データバス４０ａおよび４０ｂはパッド６ａ〜６ｉとこ
のようなバッファ処理するための入出力回路との間に配
置される。

【００１０】上述のごとく、メモリセルアレイブロック
３ａ〜３ｉそれぞれにスペア用のロウおよびスペア用コ
ラムが設けられる。デバイス製造工程における異物の混
入またはシリコン基板自体の欠陥を原因として、或るメ
モリセルアレイブロック３において正しく動作しないメ
モリセルが存在する場合が生じる。この正しく動作しな
い不良メモリセルを含む行または列をスペア用ロウ４ま
たはスペア用コラム５で置換える。不良メモリセルをス
ペアのメモリセルと置換えることにより、メモリセルア
レイブロック内の不良メモリセルが救済される。これに
より、或るメモリセルアレイブロック内において不良メ
モリセルが存在する場合においても、そのメモリセルア
レイブロック内において必要な数の正常動作するメモリ
セルアレイを確保することができる。

【００１１】

【発明が解決しようとする課題】従来の半導体記憶装置
においては、Ｉ／Ｏブロックそれぞれにおいてスペア用
ロウ４およびスペア用コラム５が設けられる。ここで、
Ｉ／Ｏブロックは、１ビットに関連する回路ブロックを
示すものとして以下の説明においては用いる。すなわち
Ｉ／Ｏブロックは、メモリセルアレイブロック、スペア
ロウ、スペアコラム、ロウデコーダ、および入出力バッ
ファ回路（図１６には示さず）を含む。

【００１２】不良メモリセルの置換は、各Ｉ／Ｏブロッ
ク独立に行なわれる。たとえば、メモリセルアレイブロ
ック３ａの不良メモリセルはスペア用ロウ４ａまたはス
ペア用コラム５ａとしか置換することができない。不良
メモリセルが或る特定のＩ／Ｏブロックに集中した場
合、そのＩ／Ｏブロック内に設けられているスペア用ロ
ウ４およびスペア用コラム５では置換しきれない場合が
生じる。この場合、そのＩ／Ｏブロックは欠陥ブロック
となる。このような半導体記憶装置は×９構成の半導体
記憶装置としては完全動作しないため、不良品として処
理される。このため、生産歩留まりが向上しないという
問題が生じる。

【００１３】×９構成の半導体記憶装置において、不良
Ｉ／Ｏブロックが存在する場合、その不良Ｉ／Ｏブロッ
クを用いず×８構成の半導体記憶装置として利用するこ
とが考えられる。しかしながら、不良Ｉ／Ｏブロックの
位置を予測することはできない。Ｉ／Ｏブロックと信号
入出力用のパッドとの接続関係は一意的に定められてい
る。したがって、×８構成の半導体記憶装置として再利
用する場合、使用すべきでないパッド位置を予測するこ
とができない。パッドと半導体記憶装置の外部端子との
接続は一意的に定められる。外部端子においてデータ入
出力端子の位置／配列は仕様において一意的に定められ
る。したがって、従来の半導体記憶装置の構成において
は、不良Ｉ／Ｏブロックが存在した場合に×８構成の半
導体記憶装置として再利用することができない。製品ご
とにデータ入出力端子の位置が異なるためである。

【００１４】それゆえ、この発明の目的は、不良Ｉ／Ｏ
ブロックが存在しても別品種として利用することのでき
る半導体記憶装置を提供することである。

【００１５】この発明の他の目的は、不良Ｉ／Ｏブロッ
クが存在した場合にはエラーチェックビットなしの半導
体記憶装置として利用することのできるエラーチェック
ビット付半導体記憶装置を提供することである。

【００１６】この発明のさらに他の目的は、製品歩留ま
りを向上させることのできる半導体記憶装置を提供する
ことである。

【００１７】

【課題を解決するための手段】本発明においては、ビッ
ト入出力用（ＩＯ）パッドとＩ／Ｏブロックとの間に接
続手段を設け、不良Ｉ／Ｏブロックが存在した場合には
この接続手段によりＩ／ＯブロックとＩ／Ｏパッドとの
接続を変更する。不良Ｉ／Ｏブロックはビット入力また
は出力用パッドとは切離される。

【００１８】すなわち、請求項１に係る半導体記憶装置
は、エラーチェック用ビットおよびデータビットを並列
に受けるための複数のパッドと、複数のパッドに対応し
て設けられる複数のメモリセルアレイブロックとを含
む。エラーチェック用ビットおよびデータビットは所定
のビット順序で配置される。

【００１９】この請求項１に係る半導体記憶装置はさら
に、メモリセルアレイブロックにおいて不良のメモリセ
ルアレイブロックが存在するときには、この不良メモリ
セルアレイブロックを切離すための切離し指示信号を発
生する手段と、複数のメモリセルアレイブロック各々と
パッドとの間に設けられ、各メモリセルアレイブロック
と対応のパッドとを電気的に接続するための接続手段を
備える。この接続手段は、切離し指示信号に応答して、
不良メモリセルアレイブロックをすべてのパッドから電
気的に切離しかつ不良メモリセルアレイブロックを除く
メモリセルアレイブロックを不良ブロックを基準として
データビット記憶用のアレイブロックのみの第１のグル
ープと残りのデータビット記憶用アレイブロックとエラ
ーチェックビット記憶用のメモリセルアレイブロックと
を含む第２のグループとに分割する。この接続手段はさ
らに、切離し指示信号に応答して、第２のグループのメ
モリセルアレイブロックとパッドとの接続を、不良メモ
リセルアレイブロックに対応するパッドに対してこの第
２のグループのメモリセルアレイブロックの１つが接続
されかつエラーチェック用ビットのためのパッドにはメ
モリセルアレイブロックが非接続となるようにすべてを
変更する。

【００２０】請求項２に係る半導体記憶装置では、この
接続手段がパッドと入力ステージとの間およびメモリセ
ルアレイブロックからの信号を増幅する出力増幅手段と
パッドをこの出力増幅手段の出力に応答して駆動する最
終出力段との間にそれぞれ設けられる。

【００２１】請求項３に係る半導体記憶装置は、エラー
チェックビットおよびデータビットを並列に受けるため
の複数のパッドと、この複数のパッドに対応して設けら
れる複数のメモリセルアレイブロックを含む。エラーチ
ェックビットおよびデータビットはこの並列において所
定のビット順序で配列される。

【００２２】請求項３に係る半導体記憶装置はさらに、
第１の電位と第２の電位との間に直列に接続される複数
のヒューズ素子を含む接続態様決定手段を含む。この複
数のヒューズ素子は複数のメモリセルアレイブロックに
対応する。

【００２３】請求項３に係る半導体記憶装置はさらに、
この複数のメモリセルアレイブロックと複数のパッドと
の間に設けられ、接続態様決定手段のヒューズ素子がす
べて導通状態のときこのメモリセルアレイブロックと対
応のパッドとを電気的に接続する第１の接続手段と、複
数のメモリセルアレイブロックと複数のパッドとの間に
設けられ、複数のヒューズ素子のうちの１つが非導通と
されたとき、この非導通のヒューズ素子に対応するメモ
リセルアレイブロックをすべてのパッドから分離しかつ
この分離されたメモリセルアレイブロックに対応するパ
ッドにビット順序において隣接するパッドからエラービ
ット用パッドの間の各パッドに対応するメモリセルアレ
イブロックの接続先をすべて、ビット順序においてこの
分離されたメモリセルアレイブロックに対応するパッド
方向に移動させる第２の接続手段を備える。

【００２４】請求項４に係る半導体記憶装置は、与えら
れた信号をバッファ処理して対応のＩ／Ｏブロックへ伝
達する入力手段と、対応のＩ／Ｏブロックからの信号を
増幅する信号増幅手段と、この信号増幅手段の出力に応
答して対応のパッドを駆動する最終出力手段を含む。

【００２５】この請求項４記載の半導体記憶装置におい
ては、第１および第２の接続手段は共に、各パッドと入
力手段との間、および最終出力手段と出力増幅手段との
間にそれぞれ設けられる。

【００２６】請求項５に係る半導体記憶装置は、エラー
チェックビットおよびデータビットを並列に受けるため
の複数のパッドと、この複数のパッドに対応して設けら
れる複数のメモリセルアレイブロックを含む。エラーチ
ェックビットおよびデータビットは、所定のビット順序
で並列に複数のパッドへ与えられる。

【００２７】請求項５に係る半導体記憶装置は、第１の
電位と第２の電位との間に直列に設けられる複数のヒュ
ーズ素子を含む。この複数のヒューズ素子は、メモリセ
ルアレイブロックに対応して設けられる。

【００２８】請求項５に係る半導体記憶装置はさらに、
各メモリセルアレイブロックと各パッドとの間に設けら
れ、対応のヒューズ素子の一方端の電位に応答して導通
する複数の第１の信号転送手段を含む。この複数の第１
の信号転送手段は、対応のメモリセルアレイブロックと
対応のパッドとの間での信号転送経路を与える。

【００２９】請求項５に係る半導体記憶装置はさらに、
上記ビット順序において第１ビットに対応するメモリセ
ルアレイブロックを除くメモリセルアレイブロックの各
々と各パッドとの間に設けられ、対応のヒューズ素子の
他方端の電位に応答して導通する複数の第２の信号転送
手段を含む。この第２の信号転送手段は第１の信号転送
手段と相補的に導通状態となる。この第２の信号転送手
段は、対応のメモリセルアレイブロックと対応のパッド
に対しビット順序において上記第１ビットの方向に隣接
するパッドとの間での信号転送経路を与える。

【００３０】請求項６記載の半導体記憶装置は、与えら
れたデータをバッファ処理して対応のメモリセルアレイ
ブロックへ伝達するための入力手段と、対応のメモリセ
ルアレイブロックから出力された情報を増幅する出力増
幅手段と、この出力増幅手段の出力に応答して対応のパ
ッドを駆動する最終出力手段とを含む。

【００３１】この請求項６記載の半導体記憶装置におい
ては、上記第１および第２の信号転送手段はパッドと入
力手段との間および出力増幅手段と最終出力手段との間
にそれぞれ設けられる。

【００３２】請求項７に係る半導体記憶装置は、エラー
チェックビットとデータビットとを並列に受けるための
複数のパッドと、この複数のパッドに対応して設けられ
る複数のメモリセルアレイブロックを含む。エラーチェ
ックビットおよびデータビットは並列態様において所定
の順序で配置される。複数のメモリセルアレイブロック
は複数のサブブロックを含む。この複数のサブブロック
のうち１つのサブブロックのみが選択されて活性化さ
れ、ビットの入出力を行なう。

【００３３】請求項７に係る半導体記憶装置はさらに、
複数のサブブロックに対応して設けられかつサブブロッ
ク指定信号に応答して活性化され、この複数のサブブロ
ックのいずれかに不良サブブロックが存在するときこの
不良サブブロックを含むメモリセルアレイブロックを切
離すための切離し指示信号を発生する接続態様決定手段
と、複数のメモリセルアレイブロックと複数のパッドと
の間に設けられ、各メモリセルアレイブロックと対応の
パッドとを電気的に接続するための接続手段を含む。

【００３４】この接続手段は、上記切離し指示信号に応
答して、対応のメモリセルアレイブロックをすべてのパ
ッドから切離し、かつこの対応のメモリセルアレイブロ
ックに対応するパッドにビット順序において隣接するパ
ッドからエラービット用パッドの間のパッド各々に対す
るメモリセルアレイブロックの接続先を上記ビット順序
において上記不良サブブロックを含むメモリセルアレイ
ブロックに対応するパッド方向へ１つ移行させる手段を
含む。

【００３５】請求項８に係る半導体記憶装置は、与えら
れた信号をバッファ処理して対応のメモリセルアレイブ
ロックへ伝達する入力手段と、対応のメモリセルアレイ
ブロックから出力された信号を増幅する出力増幅手段
と、この出力増幅手段に応答して対応のパッドを駆動す
る最終出力手段とを含む。この請求項８に係る半導体記
憶装置においては、接続手段がパッドと入力手段との間
および出力増幅手段と最終出力手段との間にそれぞれ設
けられる。

【００３６】

【作用】請求項１に係る発明においては、接続手段は、
不良メモリセルアレイブロックが存在するとき切離し指
示信号に従って、不良メモリセルアレイブロックをすべ
てのパッドから切離す。この接続手段はさらに切離し指
示信号に応答して、この不良メモリセルアレイブロック
にビット順序において隣接するメモリセルアレイブロッ
クからエラーチェックビット記憶用のメモリセルアレイ
ブロックの間のすべてのメモリセルアレイブロックの接
続先を変更する。このとき、不良メモリセルアレイブロ
ックに対応するパッドには第２のグループのメモリセル
アレイブロックの１つが接続される。エラーチェック用
ビットのパッドに対してはメモリセルアレイブロックが
非接続とされる。したがって、不良メモリセルアレイが
存在した場合、常にエラーチェック用ビットのためのパ
ッドを除くパッドと正常メモリセルアレイブロックとの
接続が行なわれる。これにより、常に不良メモリセルア
レイブロック救済時において利用することのできるパッ
ド位置は固定され、エラーチェックビット付半導体記憶
装置をエラーチェックビットなしの半導体記憶装置とし
て利用することができる。

【００３７】請求項２に係る半導体記憶装置において
は、接続手段が入力手段とパッドとの間および信号出力
手段と最終出力手段との間に設けられる。これにより接
続手段の構成要素の信号転送方向を一方方向とすること
ができ、データの入出力を高速で行なうことができる。

【００３８】請求項３に係る半導体記憶装置において
は、不良メモリセルアレイブロックが存在した場合に
は、対応のヒューズ素子が非導通状態とされる。第２の
接続手段は、このヒューズ素子の非導通状態に従って、
不良メモリセルアレイブロックからエラーチェックビッ
ト用メモリセルアレイブロックの間のメモリセルアレイ
ブロックの接続先をすべてビット順序においてこの不良
メモリセルアレイブロックに対応するパッド方向に移動
させる。これにより常に不良メモリセルアレイブロック
分離時において、利用することのできるパッドの位置は
固定されるため、エラーチェックビット付半導体記憶装
置をエラーチェックビットなし半導体記憶装置として利
用することができる。

【００３９】請求項４に係る半導体記憶装置において
は、第１および第２の接続手段がそれぞれパッドと入力
手段との間および最終出力手段と出力増幅手段との間に
設けられる。これにより、この第１および第２の接続手
段の接続に方向性を持たせることができ、信号転送を高
速で行なうことができ、高速動作する半導体記憶装置が
得られる。

【００４０】請求項５に係る半導体記憶装置において
は、ヒューズ素子を非導通状態とすることにより、この
非導通状態とされたヒューズ素子から第２の電位の間に
接続されたヒューズ素子に対応する第１および第２の信
号転送手段のオン／オフ状態が逆転し、各対応のメモリ
セルアレイブロックとパッドとの接続がビット順序にお
いて一方方向へすべて１つシフトされる。これにより不
良メモリセルアレイブロック切離し時において、利用す
ることのできるパッド位置は常にその不良メモリセルア
レイブロックの位置にかかわらず固定される。これによ
り、半導体記憶装置を別品種の半導体記憶装置として利
用することができる。

【００４１】請求項６に係る半導体記憶装置において
は、第１および第２の信号転送手段が、入力手段とパッ
ドの間および出力増幅手段と最終出力手段との間に設け
られる。これにより各第１および第２の信号転送手段に
対し信号転送において方向性を持たせることができ、信
号転送を高速で行なうことができ、高速動作する半導体
記憶装置が得られる。

【００４２】請求項７に係る半導体記憶装置において
は、不良サブブロックが存在した場合、この不良サブブ
ロックを含むメモリセルアレイブロックが切離され、残
りのメモリセルアレイブロックとパッドとの接続が変更
される。これにより、複数のメモリセルアレイブロック
において不良サブブロックが存在しても、選択されたサ
ブブロックに従って、このメモリセルアレイブロックと
パッドとの接続が切換えられる。この切換え時において
も、常に利用されるパッドは特定の位置に設けられたパ
ッドである。これにより、より多くの不良メモリセルア
レイブロックを救済することができ、より製品歩留まり
を向上させることができる。

【００４３】請求項８に係る半導体記憶装置において
は、この接続手段が入力手段とパッドの間および出力増
幅手段と最終出力手段との間に設けられる。これにより
接続手段の、信号転送方向に方向性を持たせることがで
き、より高速でデータの入出力を行なうことができる。

【００４４】

【実施例】

（実施例１）図１はこの発明の第１の実施例である半導
体記憶装置のメモリセルアレイの配置を示す図である。
図１において、半導体記憶装置１００は、チップ外周に
沿って配置されるパッド６ａ、６ｂ、６ｃ、６ｄ、６
ｅ、６ｆ、６ｇ、６ｈおよび６ｉを含む。パッド６ａな
いし６ｄはチップの一方側に配置され、パッド６ｅない
し６ｉはチップの他方側に配置される。パッド６ａ〜６
ｉにはそれぞれ情報ビットＩ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ
２、Ｉ／Ｏ３、Ｉ／Ｏ４、Ｉ／Ｏ５、Ｉ／Ｏ６、Ｉ／Ｏ
７、およびＩ／Ｏ８が与えられる。以下の説明において
は、パッド６ｉへ与えられる情報ビットＩ／Ｏ８がエラ
ーチェック用のビットすなわちパリティビットであり、
残りのパッド６ａ〜６ｈに与えられる情報ビットＩ／Ｏ
０〜Ｉ／Ｏ７がデータビットであるとする。

【００４５】メモリセルアレイはパッド６ａ〜６ｉに対
応して分割されるメモリセルアレイブロック３ａ、３
ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、および３ｉ
を含む。メモリセルアレイブロック３ａ〜３ｉの各々に
は、スペア用ロウ４ａ〜４ｉおよびスペア用コラム５ａ
〜５ｉが配置される。スペア用ロウ４（スペア用ロウ４
ａ〜４ｉを一般的に示す）およびスペア用コラム５（ス
ペア用コラム５ａ〜５ｉを一般的に示す）は対応のメモ
リセルアレイブロック３（メモリセルアレイブロック３
ａ〜３ｉを一般的に示す）のメモリセルと置換可能であ
る。すなわち、１つのメモリセルアレイブロック３にお
ける不良メモリセルは対応のスペア用ロウ４またはスペ
ア用コラム５により救済することができる。

【００４６】メモリセルアレイブロック３ａ〜３ｉに対
してロウデコーダ１ａ〜１ｉが設けられる。ロウデコー
ダ１ａ〜１ｉはまた、スペア用ロウ４ａ〜４ｉを選択す
るためのスペアロウデコーダをも含む。メモリセルアレ
イブロック３ａ〜３ｄに対してコラムデコーダ２ａが設
けられ、メモリセルアレイブロック３ｅ〜３ｉに対して
コラムデコーダ２ｅが設けられる。コラムデコーダ２ａ
および２ｂは、それぞれスペア用コラム５ａ〜５ｄおよ
び５ｅ〜５ｉを選択するためのスペアコラムデコーダを
含む。図１においては、このコラムデコーダ２ａおよび
２ｂは、それぞれスペア用コラム５ａ〜５ｄおよび５ｅ
〜５ｉにおいて同一列アドレスのスペアコラムを選択す
るように示される。これは、各スペア用コラム５ａ〜５
ｄおよび５ｅ〜５ｉにおいてそれぞれ独立にスペアコラ
ムの選択が行なわれる構成であってもよい。

【００４７】半導体記憶装置１００はさらに、パッド６
ａ〜６ｉとＩ／Ｏブロックとの間の接続を制御するため
の入出力切換回路７を含む。Ｉ／Ｏブロックは、ロウデ
コーダ１（ロウデコーダ１ａ〜１ｉを一般的に示す）、
メモリセルアレイブロック３、スペア用ロウ４、および
スペア用コラム５を含むとともにさらに、このメモリセ
ルアレイブロックへの情報の書込および読出を行なうた
めの入力回路および出力回路を含む。以下の説明におい
て、Ｉ／Ｏブロックの入出力部は、この各ブロックに対
して設けられる入出力回路部を示す。

【００４８】情報ビットＩ／Ｏ０〜Ｉ／Ｏ３に対応する
Ｉ／Ｏブロックはデータバス４０ａを介して入出力切換
回路７に接続され、情報ビットＩ／Ｏ４〜Ｉ／Ｏ８に対
応するＩ／Ｏブロックはデータバス４０ｂを介して入出
力切換回路７に接続される。入出力切換回路７は、また
データバス４２ａを介してパッド６ａ〜６ｄに接続さ
れ、またデータバス４２ｂを介してパッド６ｅ〜６ｉに
接続される。

【００４９】半導体記憶装置１００において、メモリセ
ルアレイブロック３における不良メモリセルが対応のス
ペア用ロウ４またはスペア用コラム５により救済された
場合、この半導体記憶装置１００は×９構成の半導体記
憶装置として動作する。この状態においては入出力切換
回路７は、各Ｉ／Ｏブロックをそれぞれ対応のパッド６
ａ〜６ｉに接続する。

【００５０】１つのメモリセルアレイブロック３におい
てスペア用ロウ４またはスペア用コラム５で救済するこ
とのできる数以上の不良メモリセルが存在した場合その
Ｉ／Ｏブロックは対応のパッドから切離される。この切
離し動作は入出力切換回路７により実行される。入出力
切換回路７はこの切離しと共に、Ｉ／Ｏブロックの接続
パッドをこの不良Ｉ／Ｏブロックの方向へシフトさせ
る。たとえば情報ビットＩ／Ｏ２が不良ブロックである
場合、入出力切換回路７はこの情報ビットＩ／Ｏ２に対
応するＩ／Ｏブロックを切離す。情報ビットＩ／Ｏ３〜
Ｉ／Ｏ８に対応するＩ／Ｏブロックの接続パッドを、入
出力切換回路７は１つこの不良Ｉ／Ｏブロックに対応す
るパッド方向へシフトさせる。したがってこの場合、情
報ビットＩ／Ｏ３〜Ｉ／Ｏ８に対応するＩ／Ｏブロック
はそれぞれパッド６ｃ〜６ｈに接続される。パリティビ
ット用のパッド６ｉにはＩ／Ｏブロックは接続されな
い。この状態においては、半導体記憶装置８は、パリテ
ィビットを持たない×８構成の記憶装置として動作す
る。

【００５１】この接続切換構成によれば、１つの不良Ｉ
／Ｏブロックが存在した場合、常に情報ビットＩ／Ｏ０
〜Ｉ／Ｏ７に対応するパッド６ａ〜６ｈにＩ／Ｏブロッ
クが接続される。常に利用することのできるパッドの位
置は一意的に決定される。これにより×９構成の半導体
記憶装置において、不良Ｉ／Ｏブロックが存在した場
合、×８構成の半導体記憶装置として利用することがで
き、製造上の歩留まりを向上させることができる。次に
入出力切換回路の構成について説明する。

【００５２】図２は、図１に示す入出力切換回路の具体
的構成を示す図である。図２において、入出力切換回路
７は、電源電位Ｖｄｄと、接地電位Ｖｓｓとの間に直列
に接続されるヒューズ素子１０ａ〜１０ｉを含む。ヒュ
ーズ素子１０ａ〜１０ｉはそれぞれＩ／Ｏブロック３０
ａ〜３０ｉに対応する。ヒューズ素子１０ａは電源電位
Ｖｄｄに接続され、ヒューズ素子１０ｉは十分大きな抵
抗値を有する抵抗素子Ｒを介して接地電位Ｖｓｓに接続
される。

【００５３】入出力切換回路７はさらに、Ｉ／Ｏブロッ
ク３０ａ〜３０ｉと対応のパッド６ａ〜６ｉを接続する
ための第１のスイッチ要素８ａと、Ｉ／Ｏブロック３０
ｂ〜３０ｉの接続するパッドをビット順序において１つ
隣接するパッドへ接続するための第２のスイッチ要素８
ｂを含む。情報ビットＩ／Ｏ０に対応するＩ／Ｏブロッ
ク３０ａには第２のスイッチ要素が設けられない。第１
のスイッチ要素８ａには対応のヒューズ素子の一方端
（ノードＮＯ１〜ＮＯ９）の電位が伝達される。第２の
スイッチ要素８ｂに対しては対応のヒューズ素子の他方
端の電位がインバータ回路９を介して伝達される。

【００５４】第１のスイッチ要素および第２のスイッチ
要素は同一の構成を備え、“Ｈ”の信号がその制御入力
に与えられた場合に導通状態となる。第１ビットに対応
するＩ／Ｏブロック３０ａを除いて、Ｉ／Ｏブロック３
０ｂ〜３０ｉには第１および第２のスイッチ要素８ａお
よび８ｂが設けられる。これにより、Ｉ／Ｏブロック３
０ｂ〜３０ｉは２つのパッドに接続可能である。第１お
よび第２のスイッチ要素８ａおよび８ｂは相補的にオン
・オフする。対応のヒューズ素子１０（ヒューズ１０ａ
〜１０ｉを一般的に示す）の導通／非導通によりＩ／Ｏ
ブロックとＩＯパッドとの間の接続経路を決定すること
ができる。次に動作について説明する。

【００５５】Ｉ／Ｏブロック３０ａ〜３０ｉがすべて正
常に動作する場合、ヒューズ素子１０ａ〜１０ｉはすべ
て導通状態とされる。ヒューズ素子１０ａ〜１０ｉの直
列体は十分大きな抵抗値を有する抵抗素子Ｒを介して接
地電位Ｖｓｓに接続される。したがって、ヒューズ素子
１０ａ〜１０ｉの一方端すなわちノードＮＯ１〜ＮＯ９
の電位レベルは電源電圧Ｖｄｄレベルの“Ｈ”となる。
ノードＮＯ１〜ＮＯ９の電位は第１のスイッチ要素８ａ
の制御入力へ与えられ、またノードＮＯ１〜ＮＯ８の電
位はインバータ回路９を介して第２のスイッチ要素８ｂ
の制御入力へ与えられる。スイッチ要素８ａおよび８ｂ
は“Ｈ”の信号がその制御入力へ与えられたとき導通状
態となる。したがって、第１のスイッチ要素８ａが導通
状態、第２のスイッチ要素８ｂが非導通状態となる。Ｉ
／Ｏブロック３０ａ〜３０ｉは第１のスイッチ要素８ａ
を介してパッド６ａ〜６ｉに接続される。パッド６ａ〜
６ｉには情報ビットＩ／Ｏ０〜Ｉ／Ｏ８が並列に与えら
れる。すなわち、Ｉ／Ｏブロック３０ａ〜３０ｉとパッ
ド６ａ〜６ｉが１対１態様で接続され、情報ビットの転
送が行なわれる。この半導体記憶装置は、この状態にお
いては×９構成のデバイスとして動作する。

【００５６】次にスペアのロウおよびコラムで救済する
ことのできる数以上に不良メモリセルがある１つのメモ
リセルアレイブロックにおいて存在した場合の動作につ
いて説明する。

【００５７】図３は、Ｉ／Ｏブロック３０ｃが救済不能
な不良メモリセルを有する不良Ｉ／Ｏブロックである場
合の入出力切換回路の構成を示す図である。情報ビット
Ｉ／Ｏ２に対応するＩ／Ｏブロック３０ｃが不良Ｉ／Ｏ
ブロックの場合、対応のヒューズ素子１０ｃが切断（ヒ
ューズブロー）される。ノードＮＯ１およびＮＯ２は電
源電圧Ｖｄｄに接続されるため、電位レベルは“Ｈ”で
ある。ヒューズ素子１０ｃと接地電位Ｖｓｓとの間のノ
ードＮＯ３〜ＮＯ９の電位はすべて“Ｌ”となる。した
がって、情報ビットＩ／Ｏ２〜Ｉ／Ｏ８に対応するブロ
ック３０ｃ〜３０ｉの第１のスイッチ要素８ａがすべて
オフ状態となる。不良Ｉ／Ｏブロック３０ｃの第２のス
イッチ要素８ｂはノードＮＯ２の電位をインバータ回路
９を介して制御入力に受取りオフ状態である。これによ
り、不良Ｉ／Ｏブロック３０ｃはすべてのパッドから切
離される。情報ビットＩ／Ｏ３〜Ｉ／Ｏ８に対応するＩ
／Ｏブロック３０ｄ〜３０ｉにおいては、第２のスイッ
チ要素８ｂがすべて導通状態となる。これにより、Ｉ／
Ｏブロック３０ｄ〜３０ｉは第２のスイッチ要素８ｂを
介してパッド６ｃ〜６ｈに接続される。すなわち、Ｉ／
Ｏブロック３０ｄ〜３０ｉの接続先が１つずつ隣接パッ
ドへシフトする。パリティビット用のパッド６ｉにはＩ
／Ｏブロックは接続されない。これにより、Ｉ／Ｏブロ
ック３０ｃを除くＩ／Ｏブロックとパッド６ａ〜６ｈと
の間での情報の伝達が行なわれる。

【００５８】不良Ｉ／Ｏブロックがいずれであっても、
パッド６ａ〜６ｈには正常に動作するＩ／Ｏブロックが
接続される。したがって×８構成のデバイスとして利用
する場合には、このパッド６ａ〜６ｈと外部リード端子
とのワイヤリングを行なう。データ入出力端子の位置が
固定されているため、×８構成のデバイスとして動作さ
せることができる。

【００５９】上述のように、不良Ｉ／Ｏブロックが存在
する場合その対応のヒューズ素子を切断することによ
り、Ｉ／Ｏブロックとパッドとの接続経路を変更するこ
とにより、×９構成のデバイスとして利用することので
きないデバイスを×８構成のデバイスとして再利用する
ことができる。

【００６０】（実施例２）実施例１においては、入出力
切換回路７におけるヒューズ素子の切断により特定のＩ
／Ｏブロック全体をＩ／Ｏパッドから切離している。通
常、１つのＩ／Ｏブロックは複数のサブブロックに分割
される。動作時において、各Ｉ／Ｏブロックにおいて特
定のサブブロックのみが選択されて活性状態となる。セ
ンス動作時およびビット線プリチャージ時などに生じる
充放電電流を低減するためである。

【００６１】図４は、部分活性化方式の半導体記憶装置
のアレイ配置を示す図である。図４においては、アレイ
ブロック３ａ′〜３ｉ′はそれぞれ４つのサブブロック
ａ、ｂ、ｃおよびｄを含む。サブブロックａ、ｂ、ｃお
よびｄはそれぞれスペアロウおよびスペアコラムを含
む。不良メモリセルの置換はサブブロックａ、ｂ、ｃお
よびｄにおいてそれぞれ独立に実行される。１つのサブ
ブロック内の不良メモリセルを別のサブブロック内のス
ペアロウまたはスペアコラムで置換することはできな
い。動作時においては、ロウデコーダ１ａ〜１ｉは１本
の行（ワード線）を選択する。選択された行を含まない
サブブロックは不活性状態とされる。選択された行を含
むサブブロックのみが活性状態とされる。このサブブロ
ックの選択／非選択はブロックデコーダ（明確には示さ
ず）により行なわれる。

【００６２】実際に不良メモリセルが生じる場合、一つ
のＩ／Ｏブロックにのみ集中する確率は低い。複数のＩ
／Ｏブロックにわたって１つのサブブロック内において
救済することのできる数以上の不良メモリセルが発生す
る可能性が存在する。不良メモリセルの発生原因がパー
ティクルの場合、パーティクルが大きければ、不良メモ
リセルは局所的かつ集中的に発生する。パーティクルが
小さい場合には小さなパーティクルに起因する不良メモ
リセルが分散する。大きなパーティクルが混入する確率
は小さい。

【００６３】たとえば図４において、情報ビットＩ／Ｏ
１に対応するブロック３ｂ′におけるサブブロックｂ、
ビットＩ／Ｏ４に対応するブロック３ｅ′におけるサブ
ブロックａおよびｄ、およびビットＩ／Ｏ８に対応する
ブロック３Ｉ′におけるサブブロックｃにおいて、スペ
アのロウまたはコラムで救済することのできる数以上の
不良メモリセルが発生した状態を考える。この場合、ブ
ロック３ｂ′、３ｅ′、および３ｉ′が不良Ｉ／Ｏブロ
ックとなる。サブブロック単位でＩ／ＯブロックとＩ／
Ｏパッドとの接続を独立に制御することができれば、た
とえば×９構成のデバイスを×８構成のデバイスとして
利用する場合にさらに救済効率を高めることができ歩留
りを向上させることができる。

【００６４】図５はこの発明の第２の実施例である半導
体記憶装置の構成を概略的に示す図である。図５におい
て、入出力切換回路７は、Ｉ／Ｏブロック３０ａ〜３０
ｉの信号入出力部とＩ／Ｏパッド６ａ〜６ｉとの間に設
けられる接続スイッチ回路７ａと、接続スイッチ回路７
ａの接続経路を、選択されたサブブロック毎に決定する
接続制御回路７ｂ、７ｃ、７ｄおよび７ｅを含む。接続
制御回路７ｂ〜７ｅはそれぞれブロック選択回路７２か
らのサブブロック指示信号φＡ、φＢ、φＣおよびφＤ
に応答して活性化され、それぞれサブブロック毎に決定
された接続制御信号を生成する。接続スイッチ回路７ａ
は、接続制御回路７ｂ〜７ｅのいずれかから与えられる
接続制御信号に応答してＩ／Ｏブロック３０ａ〜３０ｉ
とＩ／Ｏパッド６ａ〜６ｉとの接続を実現する。ブロッ
ク選択回路７２は、たとえば行アドレス信号の最上位ア
ドレス信号ビットＡｎおよびＡｎ−１をデコードし、４
つのサブブロックａ、ｂ、ｃおよびｄのうちのいずれか
を指定するサブブロック指定信号φＡ〜φＤを発生す
る。

【００６５】この図５に示す構成に従えば、選択された
サブブロックに応じてＩ／Ｏブロック３０ａ〜３０ｉと
Ｉ／Ｏパッド６ａ〜６ｉとの接続が決定されるため、た
とえ複数のＩ／Ｏブロックが不良であっても不良サブブ
ロックが異なっている限り救済することができ、歩留ま
りを向上することができる。

【００６６】図６および図７は図５に示す接続スイッチ
回路および接続制御回路の具体的構成を示す図である。
図６には、接続スイッチ回路およびサブブロックａのた
めの接続制御回路を示し、図７にはサブブロックｂ、ｃ
およびｄに対する接続制御回路を示す。

【００６７】図６において、接続スイッチ回路は、Ｉ／
Ｏブロック３０ａ〜３０ｉに対して設けられる第１のス
イッチ要素８ａと、Ｉ／Ｏブロック３０ｂ〜３０ｉに対
して設けられる第２のスイッチ要素８ｂを含む。第１の
スイッチ要素８ａは対応のＩ／Ｏブロックを対応のＩ／
Ｏパッドへ接続する。第２のスイッチ要素８ｂは、対応
のＩ／Ｏブロックを１つビット順序において隣接するＩ
／Ｏパッドへ接続する。第１のスイッチ要素８ａの制御
入力へはノードＮＯ１〜ＮＯ９の電位が伝達される。第
２のスイッチ要素８ｂに対しては、ノードＮＯ１〜ＮＯ
８の電位がインバータ回路９を介してこの制御入力へ与
えられる。第１のビットＩ／Ｏ０に対応するＩ／Ｏブロ
ック３０ａに対しては第２のスイッチ要素は設けられて
いない。

【００６８】サブブロックａのための接続制御回路７ｂ
は、電源電位Ｖｄｄと接地電位Ｖｓｓとの間に直列に接
続されるヒューズ素子１０ａ−ａ〜１０ｉ−ａを含む。
ヒューズ素子１０ａ−ａが電源電位Ｖｄｄに接続され、
ヒューズ素子１０ｉ−ａが接地電位Ｖｓｓに十分大きな
抵抗値を有する抵抗素子Ｒを介して接続される。ヒュー
ズ素子１０ａ−ａ〜１０ｉ−ａの一方端子すなわちノー
ドＮＯ１ａ〜ＮＯ９ａに対してサブブロック指示信号φ
Ａに応答して導通するスイッチ要素８０ａ−ａ〜８０ｉ
−ａが設けられる。スイッチ要素８０ａ−ａ〜８０ｉ−
ａは導通状態となったとき、接続スイッチ回路のノード
ＮＯ１〜ＮＯ９とノードＮＯ１ａ〜ＮＯ９ａとを接続す
る。

【００６９】サブブロックｂのための接続制御回路７ｃ
は、電源電位Ｖｄｄと接地電位Ｖｓｓとの間に直列に接
続されるヒューズ素子１０ａ−ｂ〜１０ｉ−ｂと抵抗素
子Ｒと、サブブロック指示信号φＢに応答して導通し、
ヒューズ素子１０ａ−ｂ〜１０ｉ−ｂの一方端子すなわ
ちノードＮＯ１ｂ〜ＮＯ９ｂと接続スイッチ回路のノー
ドＮＯ１〜ＮＯ９を接続するスイッチ要素８０ａ−ｂ〜
８０ｉ−ｂを含む。

【００７０】サブブロックｃのための接続制御回路７ｄ
は、電源電位Ｖｄｄと接地電位Ｖｓｓとの間に直列に接
続されるヒューズ素子１０ａ−ｃ〜１０ｉ−ｃと抵抗素
子Ｒと、サブブロック指示信号φＣに応答してヒューズ
素子１０ａ−ｃ〜１０ｉ−ｃの一方ノードＮＯ１ｃ〜Ｎ
Ｏ９ｃとノードＮＯ１〜ＮＯ９を接続するスイッチ要素
８０ａ−ｃ〜８０ｉ−ｃを含む。

【００７１】サブブロックｄのための接続制御回路７ｅ
は、同様、電源電位Ｖｄｄと接地電位Ｖｓｓとの間に直
列に接続されるヒューズ素子１０ａ−ｄ〜１０ｉ−ｄ
と、十分大きな抵抗を有する抵抗素子Ｒと、ヒューズ素
子１０ａ−ｄ〜１０ｉ−ｄの一方ノードＮＯ１ｄ〜ＮＯ
９ｄとノードＮＯ１〜ＮＯ９をサブブロック指示信号φ
Ｄに応答して接続するスイッチ要素８０ａ−ｄ〜８０ｉ
−ｄを含む。

【００７２】図６および図７に示すように、接続制御回
路はヒューズの直列体を含み、同一の構成を備える。ヒ
ューズ素子はそれぞれＩ／Ｏブロックに対応する。サブ
ブロック毎に、分離すべきＩ／Ｏブロックに対応するヒ
ューズ素子を切断する。図６および図７においては、サ
ブブロックａに対してはＩ／Ｏブロック３０ｅ（Ｉ／Ｏ
４に対応）を切離し、サブブロックｂに対しては、ビッ
トＩ／Ｏ１に対応するＩ／Ｏブロック３０ｂを切離し、
サブブロックｃに対してはビットＩ／Ｏ８に対応するＩ
／Ｏブロック３０ｉを切離し、かつサブブロックｄに対
しては、再びビットＩ／Ｏ４に対するＩ／Ｏブロック３
０ｅを分離する状態が一例として示される。すなわち、
各サブブロック毎に、不良Ｉ／Ｏブロックに対応するヒ
ューズ素子が切断される。サブブロック指示信号φＡ〜
φＤはいずれか１つが活性状態とされる。したがって、
接続スイッチ回路のスイッチ要素８ａおよび８ｂの制御
入力へは、選択されたサブブロックに対応する接続制御
回路の接続制御信号が与えられる。これにより選択サブ
ブロック毎にＩ／ＯブロックとＩ／Ｏパッドとの接続を
決定する。動作について以下に簡単に説明する。

【００７３】サブブロックａが選択され活性状態にある
場合、サブブロック指示信号φＡのみが“Ｈ”となり、
信号φＢ〜φＤは“Ｌ”である。接続制御回路７ｂにお
けるスイッチ要素８０ａ−ａ〜８０ｉ−ａが導通状態と
なり、ノードＮＯ１ａ〜ＮＯ９ａの電位がスイッチ要素
８０ａ−ａ〜８０ｉ−ａを介してノードＮＯ１〜ＮＯ９
へ伝達される。接続スイッチ回路７ａは、この接続制御
回路７ｂからの接続制御信号に従って、Ｉ／Ｏブロック
３０ａ〜３０ｄをＩ／Ｏパッド６ａ〜６ｄに接続し、Ｉ
／Ｏブロック３０ｆ〜３０ｉをＩ／Ｏパッド６ｅ〜６ｈ
に接続する。これにより、サブブロックａが選択された
場合、不良のサブブロックａを含むＩ／Ｏブロック３０
ｅが分離される。

【００７４】サブブロックｂ、ｃ、およびｄが選択され
た場合、それぞれサブブロック指示信号φＢ、φＣ、お
よびφＤに従って、接続スイッチ回路７ａの接続が各接
続制御回路７ｃ、７ｄ、および７ｅからの接続制御信号
に従って制御される。すなわち、サブブロックｂが選択
された場合にはビットＩ／Ｏ１に対応するＩ／Ｏブロッ
ク３０ｂが分離され、サブブロックｃが選択された場合
には、ビットＩ／Ｏ８に対応するＩ／Ｏブロック３０ｉ
が分離され、サブブロックｄが選択された場合には、ビ
ットＩ／Ｏ４に対応するＩ／Ｏブロック３０ｅが分離さ
れる。

【００７５】選択されるサブブロックに従って、分離さ
れるＩ／Ｏブロックは異なる。しかしながら、利用され
るＩ／Ｏパッドは、パッド６ａ〜６ｈと固定される。こ
れにより、×８構成のデバイスとして利用することがで
きる。サブブロック単位でＩ／Ｏブロックの分離を独立
に行なうことができるため、救済効率および製造歩留ま
りがさらに改善され、より生産コストをも低減すること
が可能となる。

【００７６】（実施例３）データビットが１６ビットの
場合、パリティビットは２ビット設けられる。８ビット
データ（ワードデータ）が存在するためである。すなわ
ち、８ビットのデータビットに対して１ビットのパリテ
ィビットが付される。

【００７７】図８は、２ビットのパリティビットを有す
る半導体記憶装置のアレイの配置を示す図である。１８
個のＩ／Ｏブロック３０ａ〜３０ｒが設けられる。装置
（チップ）外周に沿って一方側に情報ビットＩ／Ｏ０〜
Ｉ／Ｏ８のためのＩ／Ｏパッド６ａ〜６ｉが配置され、
他方側に情報ビットＩ／Ｏ９〜Ｉ／Ｏ１７のためのパッ
ド６ｊ〜６ｒが設けられる。

【００７８】半導体記憶装置においてＩ／Ｏピン端子の
位置は予め決定されている。×１６ビット構成の半導体
記憶装置においては、パッケージのＩ／Ｏピン端子は両
側にそれぞれ８本ずつ配置される。図１に示す入出力切
換回路の構成をそのまま適用し、１８個のＩ／Ｏブロッ
クの接続を不良Ｉ／Ｏブロックの存在に従って変更した
場合、一方側のパッド６ａ〜６ｉがすべて利用され、他
方側のパッド６ｊ〜６ｐが利用される。パッドＩ／Ｏ１
６およびＩ／Ｏ１７が未使用となる。この場合、パッケ
ージング時においてパッドと外部リード端子とを接続す
る場合、一方側に設けられたパッドを他方側に配置され
るリード端子へワイヤリングする必要が生じ、ボンディ
ングワイヤが交錯する。

【００７９】また、通常、パッドとリードフレームとの
間の距離は、入出力容量のバランスなどの観点から、同
一とするのが好ましい。このようなボンディングワイヤ
が一方側から他方側へと延びて長い場合、その入出力容
量が大きくなり、半導体記憶装置の信頼性／高速動作性
が損なわれる。

【００８０】そこで、図８に示すように、一方側のＩ／
Ｏパッド６ａ〜６ｉに対して入出力切換回路７−１を設
け、他方側のＩ／Ｏパッド６ｊ〜６ｒに対して入出力切
換回路７−２を設ける。救済時においては、入出力切換
回路７−１はＩ／Ｏブロック３０ａ〜３０ｉから８個の
Ｉ／Ｏブロックを選択してＩ／Ｏパッド６ａ〜６ｈへ接
続する。また入出力切換回路７−２は、救済時にはＩ／
Ｏブロック３０ｊ〜３０ｒから８個のＩ／Ｏブロックを
選択して８個のＩ／Ｏパッド６ｊ〜６ｑに接続する。

【００８１】図８に示す構成の場合、入出力切換回路７
−１および７−２はそれぞれ独立に切換動作を実行す
る。入出力切換回路７−１および７−２はそれぞれ、１
つのＩ／Ｏブロックを救済することができる。ビットＩ
／Ｏ０およびＩ／Ｏ１に対応するＩ／Ｏブロック３０ａ
および３０ｂが共に不良であった場合には、入出力切換
回路７−１はこの２つのＩ／Ｏブロック３０ａおよび３
０ｂを共に分離することはできない。したがって、この
図８に示す半導体記憶装置のように、チップ外周に沿っ
てパッドが配置される場合、×１８ビット構成のデバイ
スを×１６ビットのデバイスとして利用することができ
なくなる場合が生じる。

【００８２】図９はこの発明の第３の実施例である半導
体記憶装置の全体の構成を示す図である。この図９に示
す半導体記憶装置においては、１８個のＩ／Ｏブロック
から任意の１６個のＩ／Ｏブロックを救済することがで
きる。メモリセルアレイは、１８個のアレイブロック３
１ａ〜３１ｒに分割される。アレイブロック３１ａ〜３
１ｒの各々にはロウデコーダ１ａ〜１ｒが設けられる。
アレイブロック３１ａ〜３１ｄに対してはコラムデコー
ダ２ａが設けられ、アレイブロック３１ｅ〜３１ｉには
コラムデコーダ２ｂが設けられる。アレイブロック３１
ｊ〜３１ｍに対してはコラムデコーダ２ｃが設けられ、
アレイブロック３１ｎ〜３１ｒにはコラムデコーダ２ｄ
が設けられる。アレイブロック３１ａ〜３１ｒの各々は
スペア用ロウおよびスペア用コラムを含む。ロウデコー
ダ１ａ〜１ｒはスペア用ロウデコーダを含み、コラムデ
コーダ２ａ〜２ｄはスペア用コラムデコーダを含む。ア
レイブロック３１ａ〜３１ｄの入出力部分はデータバス
４４ａを介して入出力切換回路７０に接続され、アレイ
ブロック３１ａ〜３１ｉの入出力部分はデータバス４４
ｂを介して入出力切換回路７０に接続される。アレイブ
ロック３１ｊ〜３１ｍの入出力部分はデータバス４４ｃ
を介して入出力切換回路７０に接続され、アレイブロッ
ク３１ｎ〜３１ｒの入出力部分はデータバス４４ｄを介
して入出力切換回路７０に接続される。

【００８３】情報ビットを入出力するためのＩ／Ｏパッ
ド６ａ〜６ｒはこの半導体記憶装置の中央部に配置され
る。図９においては、アレイブロック３１ａ〜３１ｄと
アレイブロック３１ｊ〜３１ｍの間にＩ／Ｏパッド６ａ
〜６ｒが配置された場合が示される。偶数ビットＩ／Ｏ
０、…、Ｉ／Ｏ２ｘ、…、Ｉ／Ｏ１６用のパッドが一列
に配置され、奇数番目のビットＩ／Ｏ１、…、Ｉ／Ｏ２
ｘ＋１、…、Ｉ／Ｏ１７のためのＩ／Ｏパッドが一列に
配置される。

【００８４】入出力切換回路７０は、図２に示す入出力
切換回路７と同様の構成を備える。ヒューズ素子の数は
Ｉ／Ｏブロックの数に対応して１８である。入出力切換
回路７０は、１８個のＩ／Ｏブロックから任意の１６個
のＩ／Ｏブロックを選択して１６個のＩ／Ｏパッドへ接
続する。救済時に選択される１６個のＩ／Ｏパッドは一
定である。

【００８５】図９に示す構成の場合、外部ピン端子にお
けるＩ／Ｏ用（情報ビット用）のピン端子の位置が固定
されていても、パッケージング時においてボンディング
ワイヤの配線の自由度が大幅に増大するため、所望のパ
ッドを一方側に設けられた８個のＩ／Ｏ用のリード端子
および他方側に設けられた８個のリード端子へ容易に接
続することができ、救済効率を大幅に改善することがで
きる。この場合、たとえばリードオンチップ（ＬＯＣ）
と呼ばれる構造のパッケージが利用されてもよい。ＬＯ
Ｃ構造のパッケージを利用する場合、Ｉ／Ｏ用パッドは
チップの外周の一方側にのみ配置されてもよい。次に、
２つのＩ／Ｏブロックを分離するための切換回路の構成
について説明する。

【００８６】図１０は図９に示す入出力切換回路７０の
具体的構成を示す図である。図１０において、入出力切
換回路７０は、２段の縦続接続された切換回路７２ａお
よび７２ｂを含む。

【００８７】切換回路７２ａは、電源電位Ｖｄｄと接地
電位Ｖｓｓとの間に直列に接続されるヒューズ素子１１
ａ〜１１ｒと、十分大きな抵抗値を有する抵抗Ｒを含
む。ヒューズ素子１１ａ〜１１ｒはそれぞれＩ／Ｏブロ
ック３０ａ〜３０ｒに対応する。切換回路７２ａはさら
に、各Ｉ／Ｏブロック３０ａ〜３０ｒに対応して設けら
れる第１のスイッチ要素８ａと、Ｉ／Ｏブロック３０ｂ
〜３０ｒに対応して設けられる第２のスイッチ要素８ｂ
を含む。第１のスイッチ要素８ａの制御入力へは、対応
のヒューズ素子の一方端すなわちノードＮＡａ〜ＮＡｒ
の電位が与えられ、第２のスイッチ要素８ｂには、対応
のヒューズ素子の他方端、すなわちノードＮＡａ〜ＮＡ
ｑの電位がインバータ回路９を介して与えられる。第１
のスイッチ要素８ａと第２のスイッチ要素８ｂとは相補
的に導通状態となる。

【００８８】切換回路７２ｂは、電源電位Ｖｄｄと接地
電位Ｖｓｓとの間に直列に接続されるヒューズ素子１２
ａ〜１２ｒおよび十分大きな抵抗値を有する抵抗素子Ｒ
を含む。ヒューズ素子１２ａ〜１２ｒはそれぞれＩ／Ｏ
ブロック３０ａ〜３０ｒに対応する。切換回路７２ｂは
さらに、第１の切換回路７２ａの入出力ノードＮＣａ〜
ＮＣｒに接続される第３のスイッチ要素８ｃと、この入
出力ノードＮＣｂ〜ＮＣｒに接続される第４のスイッチ
要素８ｄを含む。第３のスイッチ要素８ｃの制御入力へ
は対応のヒューズ素子の一方端、すなわちノードＮＢａ
〜ＮＢｒの電位が伝達される。第４のスイッチ要素８ｄ
の制御入力へは、対応のヒューズ素子の他方端の電位が
インバータ回路９を介して伝達される。

【００８９】第１のスイッチ要素８ａは、Ｉ／Ｏブロッ
クをそれぞれ対応の入出力ノードＮＣａ〜ＮＣｒへ接続
する。第２のスイッチ要素８ｂは、Ｉ／Ｏブロック３０
ａ〜３０ｒをそれぞれ隣接する入出力ノードＮＣａ〜Ｎ
Ｃｑへ接続する。第３のスイッチ要素８ｃは、入出力ノ
ードＮＣａ〜ＮＣｒを対応のＩ／Ｏパッド６ａ〜６ｒに
接続する。第４のスイッチ要素８ｄは、切換回路７２ａ
の入出力ノードＮＣａ〜ＮＣｒを隣接するＩ／Ｏパッド
へ接続する。次に動作について説明する。

【００９０】今、ビットＩ／Ｏ１およびＩ／Ｏ３に対応
するＩ／Ｏブロック３０ｂおよび３０ｄが不良である場
合を考える。この場合、まず第１の切換回路７２ａにお
いて、ビットＩ／Ｏ１に対応するヒューズ素子１１ｂが
切断される。これによりノードＮＡａの電位は“Ｈ”と
なり、一方ノードＮＡｂ〜ＮＡｒの電位はすべて“Ｌ”
となる。これによりＩ／Ｏブロック３０ｂがその第１お
よび第２のスイッチング素子８ｂおよび８ａが共にオフ
状態となり、分離される。第１の切換回路７２ａの入出
力ノードＮＣｂ〜ＮＣｑにビットＩ／Ｏ２〜Ｉ／Ｏ１７
に対応するＩ／Ｏブロック３０ｃ〜３０ｒが第２のスイ
ッチ要素８ｂを介して接続される。

【００９１】次に、第２の切換回路７２ｂにおいて、ビ
ットＩ／Ｏ３に対応するＩ／Ｏブロック３０ｄに対する
分離が実行される。すなわち、ビットＩ／Ｏ３が伝達さ
れる入出力ノードＮＣｃに対応するヒューズ素子１２ｃ
が切断される。これにより、ノードＮＢａおよびＮＢｂ
の電位が“Ｈ”、残りのノードＮＢｃ〜ＮＢｒの電位が
“Ｌ”となる。入出力ノードＮＣｃに対するスイッチ要
素８ｄと８ｃが共にオフ状態となり、第１の切換回路７
２ａによりその入出力ノードＮＣｃに接続されたＩ／Ｏ
ブロック３０ｄの分離が実現される。これにより、第１
の切換回路７２ａの入出力ノードＮＣｄ〜ＮＣｒがＩ／
Ｏパッド６ｃ〜６ｐに接続される。ビットＩ／Ｏ１６に
対応するＩ／Ｏパッド６ｑにはスイッチ要素８ｄを介し
て第１の切換回路７２ａの入出力ノードＮＣｒが接続さ
れる。ノードＮＣｒは、スイッチ要素８ａによりＩ／Ｏ
ブロック３０ｒとは切離されている。したがってビット
Ｉ／Ｏ１６およびＩ／Ｏ１７に対応するＩ／Ｏパッド６
ｑおよび６ｒに対してはＩ／Ｏブロックは接続されな
い。

【００９２】上述の構成により、任意の２つの不良Ｉ／
Ｏブロックを分離し、常に、ビットＩ／Ｏ０〜Ｉ／Ｏ１
５に対応する１６個のＩ／Ｏパッド６ａ〜６ｐに正常に
動作するＩ／Ｏブロックが接続される。これにより、×
１８構成のデバイスを×１６構成のデバイスとして動作
させることができる。

【００９３】ここで、ヒューズ素子１１ａ〜１１ｒおよ
び１２ａ〜１２ｒの切断動作について簡単に説明する。
まずビット順序において番号の小さいＩ／Ｏブロックの
分離が第１の切換回路７２ａにおいて実行される。この
場合、Ｉ／Ｏブロックに対応するヒューズ素子の切断が
行なわれる。次いで、ビット順序において番号の大きい
Ｉ／Ｏブロックの切離しが第２の切換回路において実行
される。第２の切換回路７２ｂにおいては、分離すべき
Ｉ／Ｏブロックよりもビット順序において１つ小さい方
向に隣接するＩ／Ｏブロックに対応するヒューズ素子の
切断が実行される。第１の切換回路の入出力ノードにお
いては、Ｉ／Ｏブロックとノードとの接続関係が１つシ
フトしているためである。

【００９４】この上述の方法により、容易に任意の２つ
のＩ／Ｏブロックの分離を実現することができる。

【００９５】（実施例４）図１１はこの発明の第４の実
施例である半導体記憶装置の要部の構成を示す図であ
る。図１１においては×９構成の半導体記憶装置のため
の入出力切換回路におけるヒューズ回路すなわちヒュー
ズ素子部分の構成が示される。図１１において電源電位
Ｖｄｄと接地電位Ｖｓｓとの間に、複数のヒューズ素子
１０ａ〜１０ｊと十分大きな抵抗値を有する抵抗Ｒとが
直列に接続される。ヒューズ素子１０ａ〜１０ｉの一方
ノードはそれぞれノードＮＯ１〜ＮＯ９に接続される。
ノードＮＯ１〜ＮＯ９はそれぞれ図３に示すノードに対
応する。

【００９６】先に示した第１ないし第３の実施例におい
ては、ヒューズ回路部分には、直列接続されたヒューズ
素子が十分大きな抵抗値を有する抵抗素子Ｒを介して接
地電位に接続される。ヒューズ素子の切断は、不良Ｉ／
Ｏブロックを分離する場合にのみ実行される。パリティ
ビット付き半導体記憶装置として動作させる場合には、
ヒューズ素子の切断は行なわれない。このため、電源電
位Ｖｄｄから抵抗素子Ｒを介して微小な貫通電流が接地
電位Ｖｓｓへと流れる。このような貫通電流は低消費電
力等の観点からは好ましくない。

【００９７】図１１に示すヒューズ回路７ｆの構成にお
いては、ヒューズ素子１０ｊがさらにヒューズ素子１０
ｉと抵抗素子Ｒとの間に設けられる。不良Ｉ／Ｏブロッ
クの切断時においては、ヒューズ素子１０ａ〜１０ｉの
うちのいずれかが切断される。パリティビット付きすな
わち×９構成の半導体記憶装置として動作させる場合に
は、この余分のヒューズ素子１０ｊを切断する。これに
より、パリティビット付き半導体記憶装置として動作さ
せる場合においても、電源電位Ｖｄｄと接地電位Ｖｓｓ
との間の電流が流れる経路が遮断され、貫通電流がなく
なり、消費電流および消費電力を低減することが可能と
なる。

【００９８】（実施例５）図１２は、ヒューズ回路のさ
らに他の構成を示す図である。このヒューズ回路７ｇ
は、抵抗素子Ｒに代えて、ノードＮＯ９の電位をラッチ
するためのインバータ回路９ａおよび９ｂと、ノードＮ
Ｏ９と接地電位Ｖｓｓとの間に設けられるｎチャネルＭ
ＯＳ（絶縁ゲート型）トランジスタＱＮ１を備える。ト
ランジスタＱＮ１のゲートへは、電源投入検出信号φＲ
が与えられる。電源投入検出信号φＲは、電源電圧Ｖｄ
ｄの投入時において、電源電圧Ｖｄｄが所定レベルに到
達したときに所定期間発生されるパルス信号である。通
常、半導体記憶装置においては電源投入時において各内
部回路を初期状態にリセットするためにパワーオンリセ
ット信号を発生するための回路が設けられている。この
リセット信号φＲはこのようなパワーオンリセット信号
と等価である。パワーオンリセット信号は、通常、抵抗
を介して充電されるキャパシタの充電電位を増幅する複
数段のインバータ回路により発生される。次に動作につ
いて説明する。

【００９９】ラッチリセット信号φＲは、電源電圧Ｖｄ
ｄが投入されて所定の電位レベルに到達した時点から所
定の時間“Ｈ”となる。ヒューズ素子１０ａ〜１０ｉが
すべて導通状態の場合、ノードＮＯ１〜ＮＯ９は一旦
“Ｌ”の電位レベルとなる。このラッチリセット信号φ
Ｒが“Ｌ”に立下がった時点でトランジスタＱＮ１はオ
フ状態となり、ノードＮＯ１〜ＮＯ９は電源電位Ｖｄｄ
により“Ｈ”となる。動作時においては、このラッチリ
セット信号は“Ｌ”の状態を維持するため、トランジス
タＱＮ１はオフ状態を維持する。このため、このヒュー
ズ回路７ｇにおいて電流が流れる経路は存在せず、貫通
電流の発生が防止される。

【０１００】次にヒューズ素子１０ａ〜１０ｉのいずれ
かが切断されている状態について説明する。ラッチリセ
ット信号φＲが“Ｈ”に立上がると、この切断されたヒ
ューズよりも接地電位Ｖｓｓ側に存在するノードの電位
は“Ｌ”に設定される。この“Ｌ”の電位はインバータ
回路９ａおよび９ｂのラッチ回路により固定される。切
断されたヒューズよりも電源電位Ｖｄｄ側のノードは電
源電位Ｖｄｄの上昇に伴って“Ｈ”となる。ラッチリセ
ット信号φＲが“Ｌ”に立下がり、トランジスタＱＮ１
がオフ状態となった状態においても、インバータ回路９
ａおよび９ｂによりラッチされた“Ｌ”の電位により、
“Ｌ”となるべきノードは“Ｌ”のレベルに安定に保持
される。“Ｈ”となるべきノードは電源電位Ｖｄｄによ
り“Ｈ”に設定される。

【０１０１】図１２に示す構成においても、ヒューズ素
子の切断の有無にかかわらず、電源電位Ｖｄｄから接地
電位Ｖｓｓへと至る電流経路は存在しない。

【０１０２】なお、この図１２に示す構成においてはｎ
チャネルＭＯＳトランジスタを用いて、インバータ回路
９ａおよび９ｂにより構成されるラッチ回路のリセット
を実現している。ｐチャネルＭＯＳトランジスタを用
い、ラッチリセット信号φＲを反転した信号／φＲがこ
のｐチャネルＭＯＳトランジスタのゲート電極に印加さ
れてもよい。

【０１０３】さらに、ヒューズ回路７ｂ〜７ｆにおいて
抵抗素子Ｒが接地電位レベル側に接続されている。この
抵抗素子Ｒは電源電位Ｖｄｄに接続されるように設け、
各スイッチ要素８のオン／オフの動作制御を“Ｌ”のと
きにオン状態、“Ｈ”のときにオフ状態となるように実
行してもよい。このとき、図１１および図１２に示した
追加のヒューズ素子またはラッチ回路およびリセット用
トランジスタを電源電圧側に設けても同様の効果が得ら
れる。

【０１０４】（実施例６）次にスイッチ要素８の具体的
構成について説明する。図１３（Ａ）はスイッチ要素８
の記号を示す図である。スイッチ要素８は、その制御入
力がヒューズ素子に接続される。図１３（Ａ）において
はこのヒューズ素子から与えられる制御信号をφの記号
で示す。ノードＡは、Ｉ／Ｏブロックの信号（情報）入
出力ノードであり、ノードＢはＩ／Ｏパッドに接続され
るかまたは次段の切換回路のスイッチ要素に接続され
る。

【０１０５】先の説明においてはスイッチ要素は双方向
に信号を伝達するように説明している。したがって、ス
イッチ要素は、双方向転送機能を備える。

【０１０６】図１３（Ｂ）は、スイッチ要素８の具体的
構成の一例を示す図であり、制御信号φに応答して導通
するｎチャネルＭＯＳトランジスタＱＮ２を用いてスイ
ッチ要素８を構成する。

【０１０７】図１３（Ｃ）はスイッチ要素の他の構成例
を示す図である。図１３（Ｃ）に示すスイッチ要素８
は、ノードＡとノードＢとの間に並列に設けられるｎチ
ャネルＭＯＳトランジスタＱＮ２と、ｐチャネルＭＯＳ
トランジスタＱＰ１を含む。ｎチャネルＭＯＳトランジ
スタＱＮ２のゲートへ制御信号φが与えられ、ｐチャネ
ルＭＯＳトランジスタのゲートへインバータ回路９を介
して制御信号φが与えられる。この図１３（Ｂ）および
図１３（Ｃ）に示すスイッチ要素は、対応のＩ／Ｏブロ
ックの入出力ノードすなわち入出力回路とパッドとの間
に設けられる。

【０１０８】実際の半導体記憶装置の構成においては、
入出力回路は、入力信号をバッファ処理してＩ／Ｏブロ
ックへ伝達する入力バッファ回路と対応のＩ／Ｏブロッ
クから出力される情報を増幅する出力バッファ回路とを
含む。このような入出力回路内部において入出力切換回
路を設けることもできる。

【０１０９】（実施例７）図１４はこの発明の第７の実
施例である半導体記憶装置の構成を概略的に示す図であ
る。図１４においては、１つのＩ／Ｏブロックと１つの
パッドとに関連する部分のみを示す。パッド６と与えら
れた信号をバッファ処理して対応のＩ／Ｏブロック３０
０へ伝達する入力回路１４との間に入力切換回路７００
ａが設けられる。Ｉ／Ｏブロック３００から読出された
情報を増幅するための出力増幅段１５とパッド６をこの
出力増幅段の出力に応答して駆動するための最終出力段
１３との間に出力切換回路７００ｂが設けられる。入力
回路１４、最終出力段１３、出力増幅段１５、およびＩ
／Ｏブロック３００は、先の実施例において説明したＩ
／Ｏブロック３０に対応する。

【０１１０】情報信号の入力経路と出力経路とは異な
る。すなわち、Ｉ／Ｏブロック３００に書込まれるべき
情報ビットはパッド６から入力回路１４を介して伝達さ
れる。Ｉ／Ｏブロック３００から読出された情報は出力
増幅段１５および最終出力段１３を介してパッド６へ伝
達される。この図１４に示す構成において、入力信号伝
達系と出力信号伝達系とのそれぞれに切換回路を設け
る。入力切換回路７００ａおよび出力切換回路７００ｂ
はそれぞれ独立のスイッチ要素を備える。入力切換回路
７００ａおよび出力切換回路７００ｂは、その構成は先
に議論したものと同様スイッチ要素とヒューズ素子とを
含む。スイッチ要素のオン／オフがヒューズ素子の切断
により制御される。ヒューズ素子はこの入力切換回路７
００ａと出力切換回路７００ｂとで共用されてもよい。

【０１１１】この図１４に示すように信号入力経路と信
号出力経路とに対し別々に切換回路を設けることによ
り、スイッチ要素のインピーダンスに考慮を払う必要が
なくなり、高速化にあたって有利である。すなわち、入
力切換回路７００ａおよび出力切換回路７００ｂにおけ
るスイッチ要素のインピーダンスが存在しても、バッフ
ァ処理能力を有する入力回路１４およびパッドを駆動す
る最終出力段１３により高速で情報の入出力が実行され
る。最終出力段１３とパッド６との間に切換回路７を配
置した場合、この切換回路７のインピーダンスの影響に
よりパッド６における信号伝達が遅れ、高速でデータの
読出を行なうことができなくなる場合が生じる。出力切
換回路をこの出力増幅段１５と最終出力段１３との間に
設けることにより、出力切換回路のスイッチ要素の入力
へは出力増幅段１５からの増幅信号が伝達され、かつ最
終出力段１３はこの信号を増幅して大きな駆動力でパッ
ド６を駆動するため、高速でデータの読出を実行するこ
とができる。

【０１１２】また、この実施例においては、Ｉ／Ｏブロ
ックとパッドとの間に切換回路が設けられている。これ
は、入出力回路とメモリセルアレイ部との間に切換回路
を設けた場合、この切換回路のインピーダンスの影響に
よりデータ情報の伝達が遅れ、高速化が損なわれるた
め、このような欠点を防止するためである。

【０１１３】この図１４に示す構成の場合、入力切換回
路７００ａおよび出力切換回路７００ｂに対して信号転
送方向に方向性を持たせることができる。この場合、図
１５に示すようなスイッチ要素を利用することができ
る。

【０１１４】図１５において、スイッチ要素８００は、
ノードＡに与えられた信号を反転増幅するためのクロッ
クドインバータ回路１６と、インバータ回路１６の出力
を反転増幅するインバータ回路９０ｃと、ノードＢの電
位を反転増幅してインバータ回路９０ｃの入力へ伝達す
るインバータ回路９０ｂを含む。クロックドインバータ
回路１６の制御入力へはインバータ回路９０ａを介して
制御信号φが与えられる。インバータ回路９０ｂおよび
９０ｃはラッチ回路を構成する。クロックドインバータ
回路１６は、制御信号φが“Ｈ”のとき動作し、制御信
号φが“Ｌ”のときハイインピーダンス出力状態とな
る。図１５に示すスイッチ要素８００は、信号転送方向
はノードＡからノードＢと一方方向であり、かつこの構
成自体がバッファ機能を備える。したがって、図１３
（Ｂ）および（Ｃ）に示す双方向転送形式のスイッチ要
素に比べてスイッチング速度を早くすることが可能とな
り、さらに情報信号を高速で伝達することができ、半導
体記憶装置の高速動作化に対して有効である。

【０１１５】上述の実施例においては、×９構成および
×１８構成のパリティビット的半導体記憶装置について
説明を行なった。しかしながらこの半導体記憶装置が入
出力することのできるビット幅は×３６などさらに大き
くともよい。エラーチェックビットを入出力する機能を
備えていればよい。

【０１１６】またエラーチェックビットとしてはパリテ
ィビットについて説明している。しかしながら、このパ
リティチェック方式に限定されず、他のエラーチェック
方式が利用されてもよい。半導体記憶装置においてエラ
ーチェックビットを記憶するための領域が設けられてい
ればよい。

【０１１７】この本実施例の入出力切換回路は、既に説
明したように冗長構成のメモリセルアレイブロックにお
いてＩ／Ｏブロックの救済が冗長回路救済方法と併用し
て利用される。

【０１１８】

【発明の効果】以上のように、請求項１、３、５、およ
び７の発明に従えば、不良Ｉ／Ｏブロック（メモリセル
アレイブロック）が存在した場合には、その不良Ｉ／Ｏ
ブロックとパッドを分離し、Ｉ／Ｏブロックとパッドと
の接続は、常に同一のＩ／Ｏパッドのみを利用するよう
に構成したため、エラーチェックビット付き半導体記憶
装置をエラーチェックビットなしの半導体記憶装置とし
て利用することができ、歩留まりを大幅に向上させるこ
とができる。

【０１１９】また請求項２、４、６、および８の発明に
従えば、入力切換回路および出力切換回路をバッファ機
能を備える入力回路とパッドの間および出力増幅段とパ
ッドを駆動する最終出力段との間に設けたため、入出力
切換回路に含まれるスイッチ要素のインピーダンスの影
響を考慮することがなく、半導体記憶装置の高速性能が
損なわれることはない。またこのように別々の情報ビッ
ト入力系と情報信号出力系の間に別々に入出力切換回路
を設けることにより、この入出力切換回路に含まれるス
イッチ要素にデータ転送の方向性を持たせることがで
き、さらに高速で情報信号を伝送することが可能とな
り、半導体記憶装置の高速性能を改善することもでき
る。

【０１２０】また請求項７および８に係る発明に従え
ば、サブブロック毎にＩ／Ｏブロック（メモリセルアレ
イブロック）とＩ／Ｏパッドとの接続を独立に設定する
ことができるため、より多くの不良Ｉ／Ｏブロックを救
済することができ、救済効率を大幅に改善することがで
きる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体記憶装置
の全体の構成を概略的に示す図である。

【図２】図１に示す入出力切換回路の具体的構成を示す
図である。

【図３】図２に示す入出力切換回路における不良Ｉ／Ｏ
ブロック分離時の態様を示す図である。

【図４】部分活性化方式の半導体記憶装置のアレイ配置
を示す図である。

【図５】この発明の第２の実施例である半導体記憶装置
の構成を概略的に示す図である。

【図６】図５に示す接続スイッチ回路および接続制御回
路の具体的構成および動作態様を示す図である。

【図７】図５に示す接続制御回路の構成および動作を説
明する図である。

【図８】図１に示す入出力切換回路を×１８ビット構成
のデバイスに適用した際の半導体記憶装置の全体の構成
を示す図である。

【図９】この発明の第３の実施例である半導体記憶装置
の全体の構成を示す図である。

【図１０】図９に示す入出力切換回路の具体的構成を示
す図である。

【図１１】この発明の第４の実施例である入出力切換回
路の構成を示す図である。

【図１２】図１１に示すヒューズ回路の他の構成例を示
す図である。

【図１３】入出力切換回路に用いられるスイッチ要素の
具体的構成を示す図である。

【図１４】この発明の第７の実施例である半導体記憶装
置の構成を示す図である。

【図１５】図１４に示す入力切換回路および出力切換回
路に利用されるスイッチ要素の具体的構成を示す図であ
る。

【図１６】従来のパリティビット付き半導体記憶装置の
構成を示す図である。

【符号の説明】

６ Ｉ／Ｏパッド ６ａ〜６ｒ Ｉ／Ｏパッド ７ 入出力切換回路 ３０ａ〜３０ｒ Ｉ／Ｏブロック ８ スイッチ要素 ８ａ 第１のスイッチ要素 ８ｂ 第２のスイッチ要素 ９ インバータ回路 １０ａ〜１０ｉ ヒューズ素子 ７ａ 接続スイッチ回路 ７ｂ〜７ｅ 接続制御回路 ７０ 入出力切換回路 ７−１ 第１の入出力切換回路 ７−２ 第２の入出力切換回路 ８０ａ〜８０ｉ スイッチ要素 １１ａ〜１１ｒ ヒューズ素子 １２ａ〜１２ｒ ヒューズ素子 １３ 最終出力段 １４ 入力回路 １５ 出力増幅段 ３００ Ｉ／Ｏブロック ７００ａ 入力切換回路 ７００ｂ 出力切換回路 ８００ スイッチ要素

Claims (8)

【特許請求の範囲】
1. 【請求項１】 エラーチェック用ビットと複数のデータ
   ビットとを記憶することのできる半導体記憶装置であっ
   て、 前記エラーチェック用ビットおよびデータビットを並列
   に受けるための複数のパッド、 前記複数のパッドに対応して設けられる複数のメモリセ
   ルアレイブロック、前記複数のメモリセルアレイブロッ
   クはデータビットを記憶するためのアレイブロックと、
   前記エラーチェック用ビットを記憶するためのアレイブ
   ロックとを有し、 前記複数のメモリセルアレイブロックにおいて不良のメ
   モリセルアレイブロックが存在するとき、前記不良のメ
   モリセルアレイブロックを切離すための切離し指示信号
   を発生するための手段、および前記複数のメモリセルア
   レイブロックと前記複数のパッドとの間に設けられ、各
   前記メモリセルアレイブロックと対応のパッドとを電気
   的に接続するための接続手段を備え、 前記接続手段は、前記切離し指示信号に応答して、前記
   不良メモリセルアレイブロックを除くメモリセルアレイ
   ブロックをデータビット記憶用のメモリセルアレイブロ
   ックのみを含む第１のグループと残りのデータビット記
   憶用のメモリセルアレイブロックとエラーチェック用ビ
   ットを記憶するためのメモリセルアレイブロックとを含
   む第２のグループとに分割し、かつ前記第２のグループ
   のメモリセルアレイブロックとパッドとの接続を、前記
   不良メモリセルアレイブロックに対応するパッドに対し
   前記第２のグループのメモリセルアレイブロックの１つ
   が接続されかつ前記エラーチェック用ビットのためのパ
   ッドに対してはメモリセルアレイブロックが非接続状態
   となるようにこの前記第２のグループのメモリセルアレ
   イブロックの接続先を変更しかつ前記不良メモリセルア
   レイブロックとすべてのパッドとを電気的に切離す接続
   変更手段を含む、半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、パッドに与えられた信号をバッファ処理して対応の
   メモリセルアレイブロックへ伝達するための入力ステー
   ジと、対応のメモリセルアレイブロックから伝達された
   信号を増幅するための出力信号増幅手段と、この前記出
   力信号増幅手段の出力に応答して、対応のパッドへ信号
   を伝達する最終出力ステージをさらに備え、 前記接続手段は、対応のパッドと前記入力ステージとの
   間および前記出力信号増幅手段と前記最終出力ステージ
   との間にそれぞれ設けられる。
3. 【請求項３】 エラーチェックビットおよびデータビッ
   トを記憶することのできる半導体記憶装置であって、 前記エラーチェックビットおよびデータビットを並列に
   受けるための複数のパッド、前記並列において前記エラ
   ーチェックビットおよびデータビットは所定のビット順
   序で配列され、 前記複数のパッドに対応して設けられる複数のメモリセ
   ルアレイブロック、 第１の電位と第２の電位との間に直列に接続される複数
   のヒューズ素子を含む接続態様決定手段、前記複数のヒ
   ューズ素子は前記複数のメモリセルアレイブロックに対
   応して設けられ、 前記複数のメモリセルアレイブロックと前記複数のパッ
   ドとの間に設けられ、前記接続態様決定手段の前記ヒュ
   ーズ素子がすべて導通状態のとき各前記メモリセルアレ
   イブロックと対応のパッドとを接続する第１の接続手
   段、および前記複数のメモリセルアレイブロックと前記
   複数のパッドとの間に設けられ、前記複数のヒューズ素
   子のうちの１つが非導通状態とされたときこの非導通の
   ヒューズ素子に対応するメモリセルアレイブロックをす
   べてのパッドから分離しかつこの分離されたメモリセル
   アレイブロックに対応するパッドにビット順序において
   隣接するパッドからエラービット用パッドまでのパッド
   に対応するメモリセルアレイブロックの接続先をすべて
   前記ビット順序においてこの分離されたメモリセルアレ
   イブロック方向に１つ移動させる第２の接続手段を備え
   る、半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置であっ
   て、各前記パッドと各メモリセルアレイブロックとの間
   に設けられ、対応のパッドから伝達された信号をバッフ
   ァ処理して対応のメモリセルアレイブロックへ伝達する
   ための入力手段と、 各前記メモリセルアレイブロックに対応して設けられ、
   対応のメモリセルアレイブロックから伝達された信号を
   増幅する出力信号増幅手段と、 前記出力信号増幅手段からの信号に応答して対応のパッ
   ドへ出力信号を伝達する最終出力手段をさらに備え、 前記第１および第２の接続手段は前記入力手段と対応の
   パッドとの間および前記出力信号増幅手段と前記最終出
   力手段との間に共に設けられる。
5. 【請求項５】 エラーチェックビットとデータビットと
   を記憶することのできる半導体記憶装置であって、 前記エラーチェックビットおよび前記データビットを並
   列に受けるための複数のパッド、前記エラーチェックビ
   ットおよび前記データビットは前記並列において所定の
   ビット順序で配列され、 前記複数のパッド各々に対応して設けられる複数のメモ
   リセルアレイブロック、 第１の電位と第２の電位との間に直列に設けられる複数
   のヒューズ素子、前記複数のヒューズ素子は前記複数の
   メモリセルアレイブロックに対応して設けられ、 各前記メモリセルアレイブロックと各前記パッドとの間
   に設けられ、対応のヒューズ素子の一方端の電位に応答
   して導通する複数の第１の信号転送手段、前記第１の信
   号転送手段は対応のメモリセルアレイブロックと対応の
   パッドとの間での信号転送経路を与え、および第１ビッ
   トに対応するパッドに対応するメモリセルアレイブロッ
   クを除くメモリセルアレイブロック各々と各前記パッド
   との間に設けられ、対応のヒューズ素子の他方端の電位
   に応答して前記第１の信号転送手段と相補的に導通する
   複数の第２の信号転送手段を備え、前記第２の信号転送
   手段は対応のメモリセルアレイブロックと対応のパッド
   に対しビット順序において前記第１ビット方向に隣接す
   るパッドとの間での信号転送経路を与える、半導体記憶
   装置。
6. 【請求項６】 請求項５記載の半導体記憶装置であっ
   て、各前記メモリセルアレイブロックに対応して設けら
   れ、受けた信号をバッファ処理して対応のメモリセルア
   レイブロックへ伝達する入力手段と、 各前記メモリセルアレイブロックに対応して設けられ、
   対応のメモリセルアレイブロックから伝達された信号を
   増幅する出力増幅手段と、 各前記パッドに対応して設けられ、与えられた信号に応
   答して対応のパッドへ信号を伝達する最終出力手段とを
   さらに備え、 前記第１および第２の信号転送手段はともに各前記パッ
   ドと各前記入力手段との間および各前記出力手段と各前
   記最終出力手段との間に設けられる。
7. 【請求項７】 エラーチェックビットとデータビットと
   を記憶することのできる半導体記憶装置であって、 前記エラーチェックビットと前記データビットとを並列
   に受けるための複数のパッド、各前記ビットは所定の順
   序で並列に配置され、 前記複数のパッドに対応して設けられる複数のメモリセ
   ルアレイブロック、各前記メモリセルアレイブロックは
   複数のサブブロックを含み、前記複数のサブブロック
   は、動作時において１つのメモリセルアレイブロックに
   おいて１つのサブブロックのみが選択されて活性状態と
   され、 前記複数のサブブロックに対応して設けられかつサブブ
   ロック指示信号に応答して活性化され、前記複数のサブ
   ブロックのいずれかに不良サブブロックが存在すると
   き、この不良サブブロックを含むメモリセルアレイブロ
   ックを前記複数のパッドから切離すための切離し指示信
   号を発生する接続態様決定手段、および前記複数のメモ
   リセルアレイブロックと前記複数のパッドとの間に設け
   られ、各前記メモリセルアレイブロックと各前記パッド
   とを１対１態様で接続するための接続手段を備え、 前記接続手段は、前記切離し指示信号に応答して対応の
   メモリセルアレイブロックを前記複数のパッドのすべて
   から切離し、かつこの前記対応のメモリセルアレイブロ
   ックに対応するパッドに前記ビット順序において隣接す
   るパッドから前記エラーチェックビット用パッドまでの
   間のパッド各々に対応するメモリセルアレイブロックの
   接続先を前記ビット順序において１つ前記不良サブブロ
   ックを含むメモリセルアレイブロックに対応するパッド
   方向へ移行させる手段を含む、半導体記憶装置。
8. 【請求項８】 請求項７記載の半導体記憶装置であっ
   て、各前記メモリセルアレイブロックに対応して設けら
   れ、受けた信号をバッファ処理して対応のメモリセルア
   レイブロックへ伝達するための入力手段と、 各前記メモリセルアレイブロックに対応して設けられ、
   対応のメモリセルアレイブロックから伝達された信号を
   増幅するための出力増幅手段と、 各前記パッドに対応して設けられ、受けた信号に応答し
   て対応のパッドへ信号を伝達するための最終出力手段と
   をさらに備え、 前記接続手段は各前記パッドと各前記入力手段との間お
   よび各前記出力手段と各前記最終出力手段との間に設け
   られる。