JPH05308259A - ディレー調整用集積回路 - Google Patents
ディレー調整用集積回路Info
- Publication number
- JPH05308259A JPH05308259A JP4084343A JP8434392A JPH05308259A JP H05308259 A JPH05308259 A JP H05308259A JP 4084343 A JP4084343 A JP 4084343A JP 8434392 A JP8434392 A JP 8434392A JP H05308259 A JPH05308259 A JP H05308259A
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- JP
- Japan
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- input terminal
- delay
- flip
- signal
- flop
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Abstract
(57)【要約】
【目的】ディレーの異なる２つのパスを選択する際、デ
ィレー回路の段数が増加しても外部からの選択制御信号
を増加させること無く各ディレー回路のディレー設定を
可能とする。 【構成】１本の外部入力端子７から遅延素子４〜６を介
しフリップフロップ１〜３のクロック入力端子あるいは
データ入力端子へ接続し、外部入力端子７から遅延素子
を介さない信号をフリップフロップ１〜３のデータ入力
端子あるいはクロック入力端子へ接続する。これにより
１本の外部入力端子７から信号を入力し、フリップフロ
ップ１〜３に値をセットし、その出力信号でディレーの
異なる２つのパスの一方を選択することができる。
ィレー回路の段数が増加しても外部からの選択制御信号
を増加させること無く各ディレー回路のディレー設定を
可能とする。 【構成】１本の外部入力端子７から遅延素子４〜６を介
しフリップフロップ１〜３のクロック入力端子あるいは
データ入力端子へ接続し、外部入力端子７から遅延素子
を介さない信号をフリップフロップ１〜３のデータ入力
端子あるいはクロック入力端子へ接続する。これにより
１本の外部入力端子７から信号を入力し、フリップフロ
ップ１〜３に値をセットし、その出力信号でディレーの
異なる２つのパスの一方を選択することができる。
Description
【０００１】
【産業上の利用分野】本発明はディレー調整用集積回路
に関する。
に関する。
【０００２】
【従来の技術】従来、この種のディレー調整回路におい
ては、ディレーの異なる２つのパスのディレー選択信号
は多数の外部入力ピンにより直接選択制御をおこなって
いた。
ては、ディレーの異なる２つのパスのディレー選択信号
は多数の外部入力ピンにより直接選択制御をおこなって
いた。
【０００３】
【発明が解決しようとする課題】従来のディレー調整回
路では、ディレー選択用信号を全て集積回路の外部ピン
より入力しているため、ディレーの異なる２信号を選択
できる回路（以下ディレー回路と呼ぶ）を多段接続した
場合、選択信号入力端子はディレー回路の段数が増加す
る程、多数必要となり、端子数に制約のある集積回路に
とって、高集積化の妨げとなる欠点があった。
路では、ディレー選択用信号を全て集積回路の外部ピン
より入力しているため、ディレーの異なる２信号を選択
できる回路（以下ディレー回路と呼ぶ）を多段接続した
場合、選択信号入力端子はディレー回路の段数が増加す
る程、多数必要となり、端子数に制約のある集積回路に
とって、高集積化の妨げとなる欠点があった。
【０００４】
【課題を解決するための手段】第１の発明のディレー調
整用集積回路は、ディレーの異なる２つのパスの一方を
選択する為に、外部入力端子から多段接続された遅延素
子の初段の入力へ信号を入力し、各遅延素子の出力はフ
リップフロップの入力へと分岐接続され、更に前記外部
入力端子からは直接前記フリップフロップのクロック端
子へ分岐接続され１本の外部入力端子からの信号により
フリップフロップに値をセットし、その出力信号を用い
る構成となっている。
整用集積回路は、ディレーの異なる２つのパスの一方を
選択する為に、外部入力端子から多段接続された遅延素
子の初段の入力へ信号を入力し、各遅延素子の出力はフ
リップフロップの入力へと分岐接続され、更に前記外部
入力端子からは直接前記フリップフロップのクロック端
子へ分岐接続され１本の外部入力端子からの信号により
フリップフロップに値をセットし、その出力信号を用い
る構成となっている。
【０００５】第２の発明のディレー調整回路は、ディレ
ーの異なる２つのパスの一方を選択する為に、以下の構
造となっている。外部入力端子からの信号は分岐されセ
レクタ回路を介してフリップフロップの入力端子へ接続
され、また前記フリップフロップの１出力は前述のセレ
クタの他入力端子へ接続されている。さらに外部入力端
子からは多段接続された遅延素子の初段入力へ分岐接続
され、各遅延素子の出力は次段の遅延素子とフリップフ
ロップのクロック入力端子および各遅延素子の論理変化
を検出するための論理和入力端子へ分岐接続され、前記
論理和出力によりセレクタ出力を選択できる構造となっ
ている。つまりフリップフロップにセットする値を外部
入力からの信号かフリップフロップ自身に既セット値、
いいかえればデータホールド状態にするかを選択できる
ようにする。各フリップフロップの出力はディレー回路
をセレクタ切換端子に接続されており、外部入力端子か
ら入力した信号を多段接続されたフリップフロップにセ
ットし、その出力によりセレクタ回路を切換える構成と
なっている。
ーの異なる２つのパスの一方を選択する為に、以下の構
造となっている。外部入力端子からの信号は分岐されセ
レクタ回路を介してフリップフロップの入力端子へ接続
され、また前記フリップフロップの１出力は前述のセレ
クタの他入力端子へ接続されている。さらに外部入力端
子からは多段接続された遅延素子の初段入力へ分岐接続
され、各遅延素子の出力は次段の遅延素子とフリップフ
ロップのクロック入力端子および各遅延素子の論理変化
を検出するための論理和入力端子へ分岐接続され、前記
論理和出力によりセレクタ出力を選択できる構造となっ
ている。つまりフリップフロップにセットする値を外部
入力からの信号かフリップフロップ自身に既セット値、
いいかえればデータホールド状態にするかを選択できる
ようにする。各フリップフロップの出力はディレー回路
をセレクタ切換端子に接続されており、外部入力端子か
ら入力した信号を多段接続されたフリップフロップにセ
ットし、その出力によりセレクタ回路を切換える構成と
なっている。
【０００６】
【実施例】次に本発明について図面を用いて説明する。
【０００７】図１は本発明の第１の実施例を示す回路
図、図２（ａ）〜（ｆ）は図１に示す外部端子７への入
力波形図である。遅延素子８〜１３はそれぞれディレー
値が異なっており、端子１７から入力された信号は遅延
素子８，９の出力のうち、セレクタ１４により一方が選
択され、次段の遅延素子へ伝達される。以後、初段の回
路（ディレー回路）と同様の動作をくりかえす。
図、図２（ａ）〜（ｆ）は図１に示す外部端子７への入
力波形図である。遅延素子８〜１３はそれぞれディレー
値が異なっており、端子１７から入力された信号は遅延
素子８，９の出力のうち、セレクタ１４により一方が選
択され、次段の遅延素子へ伝達される。以後、初段の回
路（ディレー回路）と同様の動作をくりかえす。
【０００８】セレクタ１４〜１６は、それぞれＤ型フリ
ップフロップ１〜３（以降ＤＦＦ１〜３と記す）の出力
信号により選択動作を行うが、図２（ｂ）の入力波形を
例にとって動作を説明する。ＤＦＦ１〜３はクロックの
立上りエッジでデータをセットするものとし、正論理
（Ｈｉｇｈレベル−“１”，Ｌｏｗレベル−“０”）で
説明する。遅延素子４〜６の遅延量をｔD1，ｔD2，ｔD3
とし、外部端子７から図２（ｂ）の波形を入力すると時
刻Ｔ0 でＤＦＦ１〜３はデータ入力端子に設定された値
をとりこむ。時刻Ｔ0 では外部入力単位７から入力した
信号が遅延素子４を通過してからＤＦＦ１のデータ入力
端子へ到達するので、立上りエッジより時間ｔD1前の値
“１”がＤＦＦ１へセットされる。ＤＦＦ２は更に遅延
ｔＤ２を要するので立上りエッジより（ｔD1＋ｔD2）前
の値“０”がセットされる。
ップフロップ１〜３（以降ＤＦＦ１〜３と記す）の出力
信号により選択動作を行うが、図２（ｂ）の入力波形を
例にとって動作を説明する。ＤＦＦ１〜３はクロックの
立上りエッジでデータをセットするものとし、正論理
（Ｈｉｇｈレベル−“１”，Ｌｏｗレベル−“０”）で
説明する。遅延素子４〜６の遅延量をｔD1，ｔD2，ｔD3
とし、外部端子７から図２（ｂ）の波形を入力すると時
刻Ｔ0 でＤＦＦ１〜３はデータ入力端子に設定された値
をとりこむ。時刻Ｔ0 では外部入力単位７から入力した
信号が遅延素子４を通過してからＤＦＦ１のデータ入力
端子へ到達するので、立上りエッジより時間ｔD1前の値
“１”がＤＦＦ１へセットされる。ＤＦＦ２は更に遅延
ｔＤ２を要するので立上りエッジより（ｔD1＋ｔD2）前
の値“０”がセットされる。
【０００９】ＤＦＦ３のデータ入力端子への遅延時間は
更にｔD3加わるため、立上りエッジより時間ｔD1＋ｔD2
＋ｔD3前の値“０”がセットされる。これらＤＦＦ１〜
３の出力信号でセレクタ１４〜１６を切換えることによ
り端子１７から端子１８までの遅延時間を多段階に選択
することが可能となる。入力波形が図２（ｂ）以外でも
同様に動作を説明することができる。いずれの場合で
も、１本の外部入力端子１７からの入力信号の最終変化
エッジ（本実施例では最終立上りエッジ）でＤＦＦ１〜
３はそれぞれ最終変化エッジのｔD1，ｔD1＋ｔD2，ｔD1
＋ｔD2＋ｔD3前の値をセットする。
更にｔD3加わるため、立上りエッジより時間ｔD1＋ｔD2
＋ｔD3前の値“０”がセットされる。これらＤＦＦ１〜
３の出力信号でセレクタ１４〜１６を切換えることによ
り端子１７から端子１８までの遅延時間を多段階に選択
することが可能となる。入力波形が図２（ｂ）以外でも
同様に動作を説明することができる。いずれの場合で
も、１本の外部入力端子１７からの入力信号の最終変化
エッジ（本実施例では最終立上りエッジ）でＤＦＦ１〜
３はそれぞれ最終変化エッジのｔD1，ｔD1＋ｔD2，ｔD1
＋ｔD2＋ｔD3前の値をセットする。
【００１０】ＤＦＦ１〜３にセットした値はＤＦＦ１〜
３の出力端子からセレクタ１４〜１６の制御端子に到達
し、選択動作を行う。本実施例ではディレー回路および
ＤＦＦをそれぞれ３段ずつ縦続接続した例を示したが、
実際には内部で構成可能な回路の制限が許す限り、複数
段接続すればよい。
３の出力端子からセレクタ１４〜１６の制御端子に到達
し、選択動作を行う。本実施例ではディレー回路および
ＤＦＦをそれぞれ３段ずつ縦続接続した例を示したが、
実際には内部で構成可能な回路の制限が許す限り、複数
段接続すればよい。
【００１１】図３は本発明の第２の実施例を示す回路
図、図４（ａ）〜（ｅ）は第２の実施例の外部端子１０
７への入力波形図である。遅延素子１１４〜１１９はそ
れぞれディレー値が異っており、端子１２３から入力さ
れた信号は遅延素子１１４，１１５の出力のうちセレク
タ１２０により一方が選択され、次段の遅延素子へ伝達
される。以後初段の回路（ディレー回路）と同様の動作
をくりかえす。セレクタ１２０〜１２２はそれぞれＤ型
フリップフロップ１０１〜１０３（以後ＤＦＦ１０１〜
１０３と記す）の出力信号により選択動作を行うが、図
４（ｂ）の入力波形を例にとって動作を説明する。
図、図４（ａ）〜（ｅ）は第２の実施例の外部端子１０
７への入力波形図である。遅延素子１１４〜１１９はそ
れぞれディレー値が異っており、端子１２３から入力さ
れた信号は遅延素子１１４，１１５の出力のうちセレク
タ１２０により一方が選択され、次段の遅延素子へ伝達
される。以後初段の回路（ディレー回路）と同様の動作
をくりかえす。セレクタ１２０〜１２２はそれぞれＤ型
フリップフロップ１０１〜１０３（以後ＤＦＦ１０１〜
１０３と記す）の出力信号により選択動作を行うが、図
４（ｂ）の入力波形を例にとって動作を説明する。
【００１２】ＤＦＦ１０１〜１０３はクロックの立上り
エッジでデータをセットするものとし、正論理（Ｈｉｇ
ｈレベル−“１”，Ｌｏｗレベル−“０”）で説明す
る。初めに端子１２８より“０”を入力し、セレクタ１
０８〜１１０は外部入力端子１０７の入力信号を選択す
るモードにした後、端子１２８を“１”とする。これを
リセット動作と呼ぶ。また遅延素子１０４〜１０６の遅
延量はｔD1，ｔD2，ｔD3とする。次に外部端子１０７か
ら図４（ｂ）の波形を入力する。すると時刻Ｔ0＋ｔD1
にはＤＦＦ１０１のクロック入力端子に立上りエッジが
到達する。こと時ＤＦＦ１０１のデータ入力端子には外
部入力端子１０７から入力した信号“０”が到達してい
るためＤＦＦ１０１には“０”がセットされる。また一
度クロックが立上った後の論理和素子１１１の出力は
“１”になるので論理積回路を経由した後、再度論理和
素子１１１へ“１”が入力されるため、論理和素子１１
１は“１”レベル固定となり、セレクタ１０８はＤＦＦ
１０１の出力信号選択モードになっている為、再度ＤＦ
Ｆ１０１のクロック入力端子に立上りエッジが入力され
ても、先にセットされた値は保持される。
エッジでデータをセットするものとし、正論理（Ｈｉｇ
ｈレベル−“１”，Ｌｏｗレベル−“０”）で説明す
る。初めに端子１２８より“０”を入力し、セレクタ１
０８〜１１０は外部入力端子１０７の入力信号を選択す
るモードにした後、端子１２８を“１”とする。これを
リセット動作と呼ぶ。また遅延素子１０４〜１０６の遅
延量はｔD1，ｔD2，ｔD3とする。次に外部端子１０７か
ら図４（ｂ）の波形を入力する。すると時刻Ｔ0＋ｔD1
にはＤＦＦ１０１のクロック入力端子に立上りエッジが
到達する。こと時ＤＦＦ１０１のデータ入力端子には外
部入力端子１０７から入力した信号“０”が到達してい
るためＤＦＦ１０１には“０”がセットされる。また一
度クロックが立上った後の論理和素子１１１の出力は
“１”になるので論理積回路を経由した後、再度論理和
素子１１１へ“１”が入力されるため、論理和素子１１
１は“１”レベル固定となり、セレクタ１０８はＤＦＦ
１０１の出力信号選択モードになっている為、再度ＤＦ
Ｆ１０１のクロック入力端子に立上りエッジが入力され
ても、先にセットされた値は保持される。
【００１３】時刻Ｔ０＋ｔＤ１＋ｔＤ２になると、ＤＦ
Ｆ１０２がデータセットタイミングを抑えることにな
り、“０”がセットされる。その後のデータ保持につい
てはＤＦＦ１０１と同じである。時刻Ｔ０＋ｔＤ１＋ｔ
Ｄ２になるとＤＦＦ１０３がデータセットタイミングを
抑えることになり、“１”がセットされる。ＤＦＦ１０
３についてもその後のデータ保持動作はＤＦＦ１０１と
同じである。また入力波形が図４（ｂ）以外でも同様に
動作を説明することができる。いずれの場合でも１本の
外部入力端子１０７からの入力信号の最初の変化エッジ
（本実施例では最初の立上りエッジ）でＤＦＦ１０１〜
１０３はそれぞれ最初の立上りエッジのｔＤ１，ｔＤ１
＋ｔＤ２，ｔＤ１＋ｔＤ２＋ｔＤ３後の値をセットす
る。
Ｆ１０２がデータセットタイミングを抑えることにな
り、“０”がセットされる。その後のデータ保持につい
てはＤＦＦ１０１と同じである。時刻Ｔ０＋ｔＤ１＋ｔ
Ｄ２になるとＤＦＦ１０３がデータセットタイミングを
抑えることになり、“１”がセットされる。ＤＦＦ１０
３についてもその後のデータ保持動作はＤＦＦ１０１と
同じである。また入力波形が図４（ｂ）以外でも同様に
動作を説明することができる。いずれの場合でも１本の
外部入力端子１０７からの入力信号の最初の変化エッジ
（本実施例では最初の立上りエッジ）でＤＦＦ１０１〜
１０３はそれぞれ最初の立上りエッジのｔＤ１，ｔＤ１
＋ｔＤ２，ｔＤ１＋ｔＤ２＋ｔＤ３後の値をセットす
る。
【００１４】ＤＦＦ１０１〜１０３にセットした値は出
力端子からセレクタ１２０〜１２２の制御端子に到達
し、選択切換動作を行う。再度ＤＦＦ１０１〜１０３に
データをセットする際は一度リセット動作を行った後、
外部入力端子１０７へ図４（ｂ）〜（ｅ）の信号を再入
力すればよい。
力端子からセレクタ１２０〜１２２の制御端子に到達
し、選択切換動作を行う。再度ＤＦＦ１０１〜１０３に
データをセットする際は一度リセット動作を行った後、
外部入力端子１０７へ図４（ｂ）〜（ｅ）の信号を再入
力すればよい。
【００１５】本実施例ではディレー回路およびＤＦＦを
３段ずつ組み合わせた例を示したが、実際には内部で構
成可能な回路の制限が許す限り、複数段接続してもよ
い。
３段ずつ組み合わせた例を示したが、実際には内部で構
成可能な回路の制限が許す限り、複数段接続してもよ
い。
【００１６】
【発明の効果】以上説明したように本発明は、ディレー
の異なる２つのパスを選択するために、直接外部入力端
子による切換を行なわず、多段接続されたフリップフロ
ップへ外部入力端子から値をセットしてやり、フリップ
フロップ出力をディレー回路の選択信号としているた
め、ディレー回路の段数が増加しても外部入力端子を増
加させることなく各々ディレー調整が可能となる効果が
ある。
の異なる２つのパスを選択するために、直接外部入力端
子による切換を行なわず、多段接続されたフリップフロ
ップへ外部入力端子から値をセットしてやり、フリップ
フロップ出力をディレー回路の選択信号としているた
め、ディレー回路の段数が増加しても外部入力端子を増
加させることなく各々ディレー調整が可能となる効果が
ある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】（ａ）〜（ｆ）は図１に示す外部端子７への入
力波形図である。
力波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】（ａ）〜（ｅ）は図３に示す外部端子１０７へ
の入力波形図である。
の入力波形図である。
１〜３ Ｄ型フリップフロップ ４〜６ 遅延素子 ７ 外部入力端子 ８〜１３ 遅延素子 １４〜１６ セレクタ回路 １７ 被調整信号入力端子 １８ 被調整信号出力端子 １０１〜１０３ Ｄ型フリップフロップ １０４〜１０６ 遅延素子 １０７ 外部入力端子 １０８〜１１０ セレクタ回路 １１１〜１１３ ＯＲ回路 １１４〜１１９ 遅延素子 １２０〜１２２ セレクタ回路 １２３ 被調整信号入力端子 １２４ 被調整信号出力端子 １２５〜１２７ ＡＮＤ回路 １２８ ＯＲ回路リセット端子
Claims (2)
- 【請求項１】 外部入力端子から直列に多段接続された
遅延素子群に信号入力され、各遅延素子の出力端子から
フリップフロップのデータ入力端子へ分岐接続され、前
記外部入力端子から分岐した信号の論理レベルの変化に
同期して前記フリップフロップ入力信号をラッチするフ
リップフロップの出力信号を用いてディレーの異なる２
つのパスの一方を選択することを特徴とするディレー調
整用集積回路。 - 【請求項２】 外部入力端子から直列に多段接続された
遅延素子群に信号入力され、各遅延素子の出力端子から
フリップフロップのクロック入力端子へ分岐接続され、
また外部入力端子から分岐した信号はセレクタ回路を経
由して前記フリップフロップのデータ入力端子へ接続さ
れており、前記セレクタは外部入力端子からＡＮＤ回
路，ＯＲ回路を通した信号により前記フリップフロップ
をホールドしたり、データセット状態に切りかえ、前記
フリップフロップにラッチされた地によりディレーの異
なる２つのパスの一方を選択することを特徴とするディ
レー調整用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084343A JPH05308259A (ja) | 1992-04-07 | 1992-04-07 | ディレー調整用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084343A JPH05308259A (ja) | 1992-04-07 | 1992-04-07 | ディレー調整用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308259A true JPH05308259A (ja) | 1993-11-19 |
Family
ID=13827869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084343A Withdrawn JPH05308259A (ja) | 1992-04-07 | 1992-04-07 | ディレー調整用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788110B2 (en) * | 2002-06-28 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Clock signal feeding circuit |
| WO2011117670A1 (en) * | 2010-03-22 | 2011-09-29 | Freescale Semiconductor, Inc. | Integrated circuit, electronic device and method for configuring a signal path for a timing sensitive signal |
-
1992
- 1992-04-07 JP JP4084343A patent/JPH05308259A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788110B2 (en) * | 2002-06-28 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Clock signal feeding circuit |
| WO2011117670A1 (en) * | 2010-03-22 | 2011-09-29 | Freescale Semiconductor, Inc. | Integrated circuit, electronic device and method for configuring a signal path for a timing sensitive signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |